数字电路设计简明教程
￥68.00定价
作者： 唐普英，姜书艳，张鹰
出版时间：2020-07
出版社：电子科技大学出版社
- 电子科技大学出版社
- 9787564782160
- 1-1
- 422550
- 63231897-8
- 平装
- 16开
- 2020-07
- 430
- 308
- 工学
- 电子科学与技术
- TN79
- 电子信息
- 本科
作者简介
内容简介
本书以数字电路的设计方法为主线，系统地介绍了数字设计基础、组合优化设计方法和时序控制设计方法。提出了“标准晶体管”“标准门”“标准集成块”“标准可编程单元”等简单物理模型，为器件的成本和延迟时间建立评估标准。在设计方法讨论中，尽可能采用多种设计方案去实现同一功能器件，着眼于对比分析各种设计方案的特点，通过这种对比，得到不同方案的应用方向。
本书共10章，分别为：数字系统的标准逻辑设计、数字电路的结构与性能、数字系统中的信号编码、基于逻辑单元的组合优化设计、基于功能单元的规模化设计、基于集成块的组合设计、基于可编程器件的组合设计、时序控制与同步电路设计、同步状态机设计、基于集成块的时序控制设计。
本书共10章，分别为：数字系统的标准逻辑设计、数字电路的结构与性能、数字系统中的信号编码、基于逻辑单元的组合优化设计、基于功能单元的规模化设计、基于集成块的组合设计、基于可编程器件的组合设计、时序控制与同步电路设计、同步状态机设计、基于集成块的时序控制设计。
目录
第1章 数字系统的标准设计
1.1 数字信号与数字系统
1.1.1 数字信号
1.1.2 数字系统的特点
1.1.3 数字系统的真值表及其表达要点
1.1.4 数字系统真值表的举例
1.2 数字系统的设计分割——逻辑运算与逻辑单元
1.2.1 自顶向下设计
1.2.2 从输出进行系统分割
1.2.3 从输入进行系统分割
1.2.4 逻辑运算的规范表达方式
1.2.5 2输入逻辑系统
1.2.6 逻辑运算的扩展
1.3 数字逻辑系统的标准运算表达
1.3.1 展开定理
1.3.2 最小项
1.3.3 逻辑函数的标准和
1.4 数字逻辑系统的逻辑图表达
1.4.1 逻辑运算的顺序
1.4.2 多输入逻辑符号表达
1.4.3 标准逻辑符号图的表达
1.5 采用计算机工具进行图形输入和仿真
习题1
第2章 数字电路的结构与性能
2.1 开关电路与开关器件
2.1.1 逻辑状态的电路表达与获取
2.1.2 逻辑单元的简单电路实现
2.1.3 开关电路的设计思想
2.1.4 典型的开关器件（MOS晶体管）
2.2 CMOS结构
2.2.1 单输入器件
2.2.2 2输入器件
2.2.3 2输入“与门”和“或门”的构成
2.2.4 CMOS结构的特点总结
2.2.5 互补结构的推广
2.3 静态分析
2.3.1 MOS器件的静态模型（电阻模型）
2.3.2 CMOS反相器的电压转移特性
2.3.3 CMOS的逻辑电平范围（逻辑电平容限）
2.3.4 输出电流与驱动能力
2.3.5 电路性能的对称设置
2.4 最小晶体管模型与最大集成度设计
2.4.1 驱动能力与面积尺度的关系
2.4.2 最小晶体管模型
2.4.3 1X反相器设计
2.4.4 1X与非门/或非门设计
2.4.5 器件单元的时间延迟与功耗
2.4.6 时间延迟的动态分析
2.4.7 功耗分析
2.4.8 路径延迟分析及树状缓冲设计
2.5 数字集成器件的端口单元设计
2.5.1 输入缓冲单元设计
2.5.2 输出缓冲单元设计
2.5.3 端口输出器件的延迟与缓冲设计
2.5.4 输出大驱动单元对数字集成电路设计的影响
2.5.5 中小规模集成设计与大规模集成设计的区分
2.5.6 集成块的外部电路设计
习题2
第3章 数字系统中的信号编码
3.1 数字信号的编码
3.2 定点数制的表达和转换
3.2.1 定点数制概念
3.2.2 十进制与二进制的相互转换
3.3 数模转换（DAC）和模数转换（ADC）
3.3.1 DA转换电路的实现
3.3.2 典型的DA转换电路
3.3.3 AD转换
3.3.4 AD转换的数据格式
3.3.5 AD转换中的量化编码
3.3.6 量化编码的精度与误差
3.4 数值运算及符号数编码
3.4.1 无符号数的运算
3.4.2 符号的添加与原码表达
3.4.3 符号数的补码表达
3.4.4 符号数的特点及相互转换规则
3.4.5 符号数的代数和加法
3.4.6 格雷码
3.4.7 数值类信号的编码小结
3.5 键盘输入编码设计
3.5.1 数字键盘的直接编码
3.5.2 BCD码
3.5.3 8421码
3.5.4 2421码
3.5.5 余3码
3.5.6 独热码—BCD8421编码器设计
3.5.7 复杂信号的编码和显示
3.6 数据显示控制与译码
3.6.1 7段译码器设计
3.6.2 复杂符号显示
3.6.3 二进制译码器
3.7 奇偶校验编码
3.7.1 校验码编码规则
3.7.2 奇/偶校验
3.7.3 错误的校验检测
3.7.4 纠错系统的设计
习题3
第4章 基于逻辑单元的组合优化设计
4.1 组合优化设计与逻辑定理
4.2 对偶概念与对偶定理
4.2.1 电路系统的对偶性
4.2.2 对偶系统的实现
4.2.3 德摩根定理
4.2.4 圈到圈设计（加圈设计）
4.2.5 对偶概念对逻辑定理的影响
4.3 卡诺图化简（最小和与最小积）
4.3.1 卡诺图表达
4.3.2 将函数式写入卡诺图
4.3.3 最小和（最简与或式）
4.3.4 最小积（最简或与式）
4.3.5 利用无关项的化简
4.3.6 无关项在设计优化中的应用
4.3.7 真值表中的变量无关性
4.4 卡诺图的逻辑运算与多输入函数的表达
4.4.1 卡诺图的逻辑运算
4.4.2 多变量函数表达与化简
习题4
第5章 基于功能单元的规模化设计
5.1 共享运算提取优化
5.1.1 3位多数表决器的优化
5.1.2 4位LSB+1器件的优化
5.2 译码器设计
5.2.1 二进制译码器设计
5.2.2 BCD8421译码器的优化设计
5.3 门控单元与数据选择器
5.3.1 门控开关
5.3.2 数据选择器与数据分配器
5.3.3 对存储阵列的读写管理设计
5.4 异或运算及相关设计
5.4.1 异或运算的定义及表达
5.4.2 异或的运算特点
5.4.3 校验电路设计
5.4.4 编码转换电路设计
5.5 比较电路设计
5.5.1 相等比较器设计
5.5.2 数值比较器设计
5.5.3 常数比较器设计
5.6 加法器设计
5.6.1 半加器
5.6.2 全加器
5.6.3 串行加法器
5.6.4 常数加法器设计
5.7 算术逻辑单元（ALU）
习题5
第6章 基于集成块的组合设计
6.1 中小规模集成块的特点
6.1.1 中小规模集成器件
6.1.2 中小规模集成块命名规则
6.2 基于小规模集成器件（SSI）的设计
6.2.1 基于小规模集成块设计的特点
6.2.2 设计示例
6.2.3 未使用输入端的处理
6.3 基于集成二进制译码器的设计
6.3.1 基于中规模集成块设计的特点
6.3.2 集成二进制译码器
6.3.3 规模化设计
6.3.4 基于集成二进制译码器的组合优化设计
6.4 基于集成数据选择器的设计
6.4.1 数据选择器
6.4.2 集成数据选择器
6.4.3 基于集成数据选择器的组合设计
6.5 其他功能集成器件简介
6.6 基于集成半导体存储器的设计
6.6.1 半导体存储器基本结构
6.6.2 存储机理的基本分类特点
6.6.3 ROM的分类结构
6.6.4 RAM的分类结构
6.6.5 集成ROM和RAM
6.6.6 存储器基础块的规模扩展
6.6.7 利用存储器实现组合逻辑设计
6.6.8 基于集成存储器的设计特点
习题6
第7章 基于可编程器件的组合设计
7.1 简单可编程器件简介
7.1.1 可编程逻辑阵列（PLA）
7.1.2 可编程阵列逻辑（PAL）
7.2 超大规模可编程逻辑器件（CPLD和FPGA）
7.2.1 可编程连线设计
7.2.2 单向传输控制
7.2.3 双向传输控制
7.2.4 开关矩阵控制
7.2.5 复杂可编程逻辑器件（CPLD）
7.2.6 现场可编程门阵列（FPGA）
7.3 硬件描述语言（HDL）简述
7.3.1 硬件单元的描述要点
7.3.2 VHDL的基本表达
7.3.3 Verilog HDL的基本表达
7.4 基于FPGA单元的组合优化设计
7.4.1 4输入逻辑的分割设计
7.4.2 并行设计的考虑
习题7
第8章 时序控制与同步电路设计
8.1 时序控制设计概述
8.1.1 组合系统的实现问题
8.1.2 同步数字系统的基本结构
8.2 寄存器的结构和性能
8.2.1 存储单元（锁存器）
8.2.2 双稳态单元
8.2.3 SR锁存器
8.2.4 同步SR锁存器
8.2.5 D锁存器
8.2.6 D触发器
8.2.7 D触发器的时序分析
8.3 寄存器表达与控制
8.3.1 寄存器控制的HDL描述
8.3.2 对寄存器数据端的控制
8.4 同步系统的设计简介
8.4.1 时钟路径的设计
8.4.2 同步系统中组合运算单元的设计
8.5 异步输入的同步化处理设计
8.5.1 外部信号的异步特征
8.5.2 外部信号的缓存和交接
8.5.3 同步器的设置
习题8
第9章 同步状态机设计
9.1 有限状态机FSM结构与分析
9.1.1 FSM的结构
9.1.2 FSM的分析
9.2 计数器类状态机设计
9.2.1 简单计数器设计
9.2.2 计数器的控制设计
9.2.3 周期信号发生器设计
9.3 信号检测类状态机设计
9.3.1 Moore型检测器设计
9.3.2 Mealy型检测器设计
9.4 多序列数据检测设计
9.5 基于单元分解的状态机规模化设计
9.5.1 信号发生类状态机的分解设计
9.5.2 计数器的基本单元
9.5.3 基于基本单元的扩展
9.5.4 任意模计数器的实现
9.5.5 信号检测类状态机的分解设计
9.5.6 运算存储类状态机设计
习题9
第10章 基于集成块的时序控制设计
10.1 概述
10.2 基于小规模集成块的时序控制设计
10.3 集成二进制计数器
10.3.1 集成二进制计数器
10.3.2 计数器常规使用
10.3.3 二进制计数器的规模扩展
10.3.4 计数器的变模设计
10.3.5 计数器的分频作用
10.3.6 计数器在测量控制方面的应用
10.4 集成移位寄存器的应用
10.4.1 典型集成移位寄存器
10.4.2 移位寄存器型计数器
10.4.3 环形计数器
10.4.4 扭环计数器
10.4.5 线性反馈移位寄存器（LinearFeedbackShiftRegister，LFSR）型计数器
10.4.6 利用移位寄存器设计周期信号发生器
10.5 基于FPGA的时序控制设计
10.5.1 组合单元的同步控制设计
10.5.2 组合流水设计概念
10.5.3 同步状态机的设计
10.5.4 简单同步状态机的HDL设计描述
习题10
参考文献
1.1 数字信号与数字系统
1.1.1 数字信号
1.1.2 数字系统的特点
1.1.3 数字系统的真值表及其表达要点
1.1.4 数字系统真值表的举例
1.2 数字系统的设计分割——逻辑运算与逻辑单元
1.2.1 自顶向下设计
1.2.2 从输出进行系统分割
1.2.3 从输入进行系统分割
1.2.4 逻辑运算的规范表达方式
1.2.5 2输入逻辑系统
1.2.6 逻辑运算的扩展
1.3 数字逻辑系统的标准运算表达
1.3.1 展开定理
1.3.2 最小项
1.3.3 逻辑函数的标准和
1.4 数字逻辑系统的逻辑图表达
1.4.1 逻辑运算的顺序
1.4.2 多输入逻辑符号表达
1.4.3 标准逻辑符号图的表达
1.5 采用计算机工具进行图形输入和仿真
习题1
第2章 数字电路的结构与性能
2.1 开关电路与开关器件
2.1.1 逻辑状态的电路表达与获取
2.1.2 逻辑单元的简单电路实现
2.1.3 开关电路的设计思想
2.1.4 典型的开关器件（MOS晶体管）
2.2 CMOS结构
2.2.1 单输入器件
2.2.2 2输入器件
2.2.3 2输入“与门”和“或门”的构成
2.2.4 CMOS结构的特点总结
2.2.5 互补结构的推广
2.3 静态分析
2.3.1 MOS器件的静态模型（电阻模型）
2.3.2 CMOS反相器的电压转移特性
2.3.3 CMOS的逻辑电平范围（逻辑电平容限）
2.3.4 输出电流与驱动能力
2.3.5 电路性能的对称设置
2.4 最小晶体管模型与最大集成度设计
2.4.1 驱动能力与面积尺度的关系
2.4.2 最小晶体管模型
2.4.3 1X反相器设计
2.4.4 1X与非门/或非门设计
2.4.5 器件单元的时间延迟与功耗
2.4.6 时间延迟的动态分析
2.4.7 功耗分析
2.4.8 路径延迟分析及树状缓冲设计
2.5 数字集成器件的端口单元设计
2.5.1 输入缓冲单元设计
2.5.2 输出缓冲单元设计
2.5.3 端口输出器件的延迟与缓冲设计
2.5.4 输出大驱动单元对数字集成电路设计的影响
2.5.5 中小规模集成设计与大规模集成设计的区分
2.5.6 集成块的外部电路设计
习题2
第3章 数字系统中的信号编码
3.1 数字信号的编码
3.2 定点数制的表达和转换
3.2.1 定点数制概念
3.2.2 十进制与二进制的相互转换
3.3 数模转换（DAC）和模数转换（ADC）
3.3.1 DA转换电路的实现
3.3.2 典型的DA转换电路
3.3.3 AD转换
3.3.4 AD转换的数据格式
3.3.5 AD转换中的量化编码
3.3.6 量化编码的精度与误差
3.4 数值运算及符号数编码
3.4.1 无符号数的运算
3.4.2 符号的添加与原码表达
3.4.3 符号数的补码表达
3.4.4 符号数的特点及相互转换规则
3.4.5 符号数的代数和加法
3.4.6 格雷码
3.4.7 数值类信号的编码小结
3.5 键盘输入编码设计
3.5.1 数字键盘的直接编码
3.5.2 BCD码
3.5.3 8421码
3.5.4 2421码
3.5.5 余3码
3.5.6 独热码—BCD8421编码器设计
3.5.7 复杂信号的编码和显示
3.6 数据显示控制与译码
3.6.1 7段译码器设计
3.6.2 复杂符号显示
3.6.3 二进制译码器
3.7 奇偶校验编码
3.7.1 校验码编码规则
3.7.2 奇/偶校验
3.7.3 错误的校验检测
3.7.4 纠错系统的设计
习题3
第4章 基于逻辑单元的组合优化设计
4.1 组合优化设计与逻辑定理
4.2 对偶概念与对偶定理
4.2.1 电路系统的对偶性
4.2.2 对偶系统的实现
4.2.3 德摩根定理
4.2.4 圈到圈设计（加圈设计）
4.2.5 对偶概念对逻辑定理的影响
4.3 卡诺图化简（最小和与最小积）
4.3.1 卡诺图表达
4.3.2 将函数式写入卡诺图
4.3.3 最小和（最简与或式）
4.3.4 最小积（最简或与式）
4.3.5 利用无关项的化简
4.3.6 无关项在设计优化中的应用
4.3.7 真值表中的变量无关性
4.4 卡诺图的逻辑运算与多输入函数的表达
4.4.1 卡诺图的逻辑运算
4.4.2 多变量函数表达与化简
习题4
第5章 基于功能单元的规模化设计
5.1 共享运算提取优化
5.1.1 3位多数表决器的优化
5.1.2 4位LSB+1器件的优化
5.2 译码器设计
5.2.1 二进制译码器设计
5.2.2 BCD8421译码器的优化设计
5.3 门控单元与数据选择器
5.3.1 门控开关
5.3.2 数据选择器与数据分配器
5.3.3 对存储阵列的读写管理设计
5.4 异或运算及相关设计
5.4.1 异或运算的定义及表达
5.4.2 异或的运算特点
5.4.3 校验电路设计
5.4.4 编码转换电路设计
5.5 比较电路设计
5.5.1 相等比较器设计
5.5.2 数值比较器设计
5.5.3 常数比较器设计
5.6 加法器设计
5.6.1 半加器
5.6.2 全加器
5.6.3 串行加法器
5.6.4 常数加法器设计
5.7 算术逻辑单元（ALU）
习题5
第6章 基于集成块的组合设计
6.1 中小规模集成块的特点
6.1.1 中小规模集成器件
6.1.2 中小规模集成块命名规则
6.2 基于小规模集成器件（SSI）的设计
6.2.1 基于小规模集成块设计的特点
6.2.2 设计示例
6.2.3 未使用输入端的处理
6.3 基于集成二进制译码器的设计
6.3.1 基于中规模集成块设计的特点
6.3.2 集成二进制译码器
6.3.3 规模化设计
6.3.4 基于集成二进制译码器的组合优化设计
6.4 基于集成数据选择器的设计
6.4.1 数据选择器
6.4.2 集成数据选择器
6.4.3 基于集成数据选择器的组合设计
6.5 其他功能集成器件简介
6.6 基于集成半导体存储器的设计
6.6.1 半导体存储器基本结构
6.6.2 存储机理的基本分类特点
6.6.3 ROM的分类结构
6.6.4 RAM的分类结构
6.6.5 集成ROM和RAM
6.6.6 存储器基础块的规模扩展
6.6.7 利用存储器实现组合逻辑设计
6.6.8 基于集成存储器的设计特点
习题6
第7章 基于可编程器件的组合设计
7.1 简单可编程器件简介
7.1.1 可编程逻辑阵列（PLA）
7.1.2 可编程阵列逻辑（PAL）
7.2 超大规模可编程逻辑器件（CPLD和FPGA）
7.2.1 可编程连线设计
7.2.2 单向传输控制
7.2.3 双向传输控制
7.2.4 开关矩阵控制
7.2.5 复杂可编程逻辑器件（CPLD）
7.2.6 现场可编程门阵列（FPGA）
7.3 硬件描述语言（HDL）简述
7.3.1 硬件单元的描述要点
7.3.2 VHDL的基本表达
7.3.3 Verilog HDL的基本表达
7.4 基于FPGA单元的组合优化设计
7.4.1 4输入逻辑的分割设计
7.4.2 并行设计的考虑
习题7
第8章 时序控制与同步电路设计
8.1 时序控制设计概述
8.1.1 组合系统的实现问题
8.1.2 同步数字系统的基本结构
8.2 寄存器的结构和性能
8.2.1 存储单元（锁存器）
8.2.2 双稳态单元
8.2.3 SR锁存器
8.2.4 同步SR锁存器
8.2.5 D锁存器
8.2.6 D触发器
8.2.7 D触发器的时序分析
8.3 寄存器表达与控制
8.3.1 寄存器控制的HDL描述
8.3.2 对寄存器数据端的控制
8.4 同步系统的设计简介
8.4.1 时钟路径的设计
8.4.2 同步系统中组合运算单元的设计
8.5 异步输入的同步化处理设计
8.5.1 外部信号的异步特征
8.5.2 外部信号的缓存和交接
8.5.3 同步器的设置
习题8
第9章 同步状态机设计
9.1 有限状态机FSM结构与分析
9.1.1 FSM的结构
9.1.2 FSM的分析
9.2 计数器类状态机设计
9.2.1 简单计数器设计
9.2.2 计数器的控制设计
9.2.3 周期信号发生器设计
9.3 信号检测类状态机设计
9.3.1 Moore型检测器设计
9.3.2 Mealy型检测器设计
9.4 多序列数据检测设计
9.5 基于单元分解的状态机规模化设计
9.5.1 信号发生类状态机的分解设计
9.5.2 计数器的基本单元
9.5.3 基于基本单元的扩展
9.5.4 任意模计数器的实现
9.5.5 信号检测类状态机的分解设计
9.5.6 运算存储类状态机设计
习题9
第10章 基于集成块的时序控制设计
10.1 概述
10.2 基于小规模集成块的时序控制设计
10.3 集成二进制计数器
10.3.1 集成二进制计数器
10.3.2 计数器常规使用
10.3.3 二进制计数器的规模扩展
10.3.4 计数器的变模设计
10.3.5 计数器的分频作用
10.3.6 计数器在测量控制方面的应用
10.4 集成移位寄存器的应用
10.4.1 典型集成移位寄存器
10.4.2 移位寄存器型计数器
10.4.3 环形计数器
10.4.4 扭环计数器
10.4.5 线性反馈移位寄存器（LinearFeedbackShiftRegister，LFSR）型计数器
10.4.6 利用移位寄存器设计周期信号发生器
10.5 基于FPGA的时序控制设计
10.5.1 组合单元的同步控制设计
10.5.2 组合流水设计概念
10.5.3 同步状态机的设计
10.5.4 简单同步状态机的HDL设计描述
习题10
参考文献
