第1章 EDA技术概述 001__eol__1.1 EDA技术及其发展 002__eol__1.2 Top-down设计与IP核复用 004__eol__1.2.1 Top-down设计 004__eol__1.2.2 Bottom-up设计 005__eol__1.2.3 IP复用技术与SoC 005__eol__1.3 数字设计的流程 006__eol__1.3.1 设计输入 007__eol__1.3.2 综合 007__eol__1.3.3 布局布线 008__eol__1.3.4 仿真 008__eol__1.3.5 编程配置 009__eol__1.4 常用的EDA工具软件 009__eol__1.5 EDA技术的发展趋势 012__eol__习题1 013__eol__第2章 FPGA/CPLD器件 014__eol__2.1 PLD器件概述 015__eol__2.1.1 PLD器件的发展历程 015__eol__2.1.2 PLD器件的分类 015__eol__2.2 PLD的基本原理与结构 017__eol__2.2.1 PLD器件的基本结构 017__eol__2.2.2 PLD电路的表示方法 018__eol__2.3 低密度PLD的原理与结构 019__eol__2.4 CPLD的原理与结构 023__eol__2.4.1 宏单元结构 023__eol__2.4.2 典型CPLD的结构 024__eol__2.5 FPGA的原理与结构 025__eol__2.5.1 查找表结构 025__eol__2.5.2 Cyclone IV器件结构 027__eol__2.6 FPGA/CPLD的编程元件 030__eol__2.7 边界扫描测试技术 033__eol__2.8 FPGA/CPLD的编程与配置 035__eol__2.8.1 在系统可编程 035__eol__2.8.2 FPGA器件的配置 036__eol__2.8.3 Cyclone IV器件的编程 037__eol__2.9 Intel的FPGA/CPLD器件 040__eol__2.10 FPGA/CPLD的发展趋势 043__eol__习题2 043__eol__第3章 Quartus Prime使用指南 044__eol__3.1 Quartus Prime原理图设计 046__eol__3.1.1 半加器原理图设计输入 046__eol__3.1.2 1位全加器设计输入 049__eol__3.1.3 1位全加器的编译 050__eol__3.1.4 1位全加器的仿真 052__eol__3.1.5 1位全加器的下载 055__eol__3.1.6 配置数据固化与脱机运行 059__eol__3.2 基于IP核的设计 061__eol__3.2.1 模24方向可控计数器 062__eol__3.2.2 4×4无符号数乘法器 068__eol__3.3 SignalTap II的使用方法 074__eol__3.4 Quartus Prime的优化设置与时序分析 078__eol__习题3 082__eol__第4章 Verilog设计初步 085__eol__4.1 Verilog的历史 086__eol__4.2 Verilog模块的结构 086__eol__4.3 Verilog基本组合电路设计 090__eol__4.4 Verilog基本时序电路设计 092__eol__习题4 095__eol__第5章 Verilog语言要素 096__eol__5.1 概述 097__eol__5.2 常量 098__eol__5.2.1 整数（Integer） 098__eol__5.2.2 实数（Real） 099__eol__5.2.3 字符串（Strings） 100__eol__5.3 数据类型 101__eol__5.3.1 net型 101__eol__5.3.2 variable型 102__eol__5.4 参数 103__eol__5.4.1 参数parameter 103__eol__5.4.2 Verilog-2001中的参数声明 104__eol__5.4.3 参数的传递 105__eol__5.4.4 localparam 105__eol__5.5 向量 106__eol__5.6 运算符 107__eol__习题5 112__eol__第6章 Verilog语句语法 113__eol__6.1 过程语句 114__eol__6.1.1 always过程语句 114__eol__6.1.2 initial过程语句 118__eol__6.2 块语句 119__eol__6.2.1 串行块begin-end 119__eol__6.3 赋值语句 119__eol__6.3.1 持续赋值与过程赋值 119__eol__6.2.2 并行块fork-join 120__eol__6.3.2 阻塞赋值与非阻塞赋值 122__eol__6.4 条件语句 123__eol__6.4.1 if-else语句 123__eol__6.4.2 case语句 125__eol__6.5 循环语句 128__eol__6.5.1 for语句 129__eol__6.5.2 repeat、while、forever语句 130__eol__6.6 编译指示语句 131__eol__6.7 任务与函数 133__eol__6.7.1 任务（task） 133__eol__6.7.2 函数（function） 135__eol__6.8 顺序执行与并发执行 138__eol__6.9 Verilog-2001语言标准 139__eol__6.9.1 Verilog-2001改进和增强的语法结构 140__eol__6.9.2 属性及PLI接口 147__eol__习题6 149__eol__第7章 Verilog设计的层次与风格 151__eol__7.1 Verilog设计的层次 152__eol__7.2 门级结构描述 152__eol__7.2.1 Verilog门元件 152__eol__7.2.2 门级结构描述 155__eol__7.3 行为描述 155__eol__7.4 数据流描述 156__eol__7.5 不同描述风格的设计 157__eol__7.5.1 半加器设计 158__eol__7.5.2 1位全加器设计 159__eol__7.5.3 加法器的级连 160__eol__7.6 多层次结构电路的设计 161__eol__7.6.1 模块例化 161__eol__7.6.2 用parameter进行参数传递 163__eol__7.6.3 用defparam进行参数重载 165__eol__7.7 基本组合电路设计 165__eol__7.8 基本时序电路设计 169__eol__7.9 三态逻辑设计 171__eol__7.10 锁相环模块应用 173__eol__习题7 179__eol__第8章 Verilog有限状态机设计 180__eol__8.1 有限状态机 181__eol__8.2 有限状态机的Verilog描述 183__eol__8.2.1 用三个always块描述 183__eol__8.2.2 用两个过程描述 185__eol__8.2.3 单过程描述方式 187__eol__8.3 状态编码 188__eol__8.3.1 常用的编码方式 188__eol__8.3.2 状态编码的定义 190__eol__8.3.3 用属性指定状态编码方式 192__eol__8.4 有限状态机设计要点 193__eol__8.4.1 复位和起始状态的选择 193__eol__8.4.2 多余状态的处理 195__eol__8.5 有限状态机应用实例 196__eol__8.5.1 用有限状态机控制流水灯 196__eol__8.5.2 用有限状态机控制A/D采样 199__eol__习题8 200__eol__第9章 Verilog驱动常用I/O外设 202__eol__9.1 4×4矩阵键盘 203__eol__9.2 标准PS/2键盘 207__eol__9.3 字符液晶 213__eol__9.4 汉字图形点阵液晶 220__eol__9.5 VGA显示器 226__eol__9.6.1 VGA显示原理与时序 226__eol__9.6.2 VGA彩条信号发生器 228__eol__9.6.3 VGA图像显示与控制 233__eol__9.6 乐曲演奏电路 239__eol__习题9 245__eol__第10章 Verilog设计进阶 248__eol__10.1 设计的可综合性 249__eol__10.2 流水线设计技术 251__eol__10.3 资源共享 254__eol__10.4 阻塞赋值与非阻塞赋值 256__eol__10.5 加法器设计 259__eol__10.5.1 行波进位加法器 260__eol__10.5.2 超前进位加法器 261__eol__10.5.3 流水线加法器 264__eol