目 录__eol____eol__ __eol__绪论 1__eol__第1章 NI Multisim 14.0基本应用 4__eol__1.1 NI Multisim 14.0 简介 4__eol__1.1.1 Multisim的发展 4__eol__1.1.2 NI Multisim 14.0新特性 5__eol__1.1.3 NI Multisim 14.0编译环境 6__eol__1.2 虚拟仪器仪表的使用 15__eol__1.2.1 常用虚拟仿真仪器的使用 16__eol__1.2.2 模拟电子电路中常用虚拟仪器的__eol__ 使用 20__eol__1.2.3 数字逻辑电路中常用虚拟仪器的__eol__ 使用 25__eol__1.2.4 通信电子电路中常用虚拟仪器的__eol__ 使用 30__eol__1.2.5 安捷伦和泰克仿真仪器的使用 32__eol__1.3 仿真分析方法 35__eol__1.3.1 基本分析方法 36__eol__1.3.2 进阶分析方法 43__eol__1.3.3 高级分析方法 52__eol__1.3.4 组合分析 58__eol__第2章 常用模拟电路Multisim设计与__eol__ 仿真 61__eol__2.1 单级放大电路设计与仿真 61__eol__2.2 差分放大电路设计与仿真 72__eol__2.3 负反馈放大器设计与仿真 78__eol__2.4 阶梯波发生器设计与仿真 84__eol__第3章 Cadence/OrCAD PSpice 16.6 __eol__ 基本应用 93__eol__3.1 Cadence/OrCAD PSpice 16.6__eol__ 简介 93__eol__3.1.1 PSpice起源 93__eol__3.1.2 PSpice的特点 94__eol__3.1.3 Cadence/OrCAD PSpice组件 95__eol__3.1.4 PSpice 16.6新增功能 96__eol__3.2 Cadence/OrCAD PSpice 16.6 __eol__ 工作流程 101__eol__3.3 PSpice A/D的分析方法 105__eol__3.3.1 基本分析方法 106__eol__3.3.2 进阶分析方法 113__eol__3.4 独立信号源的设置 121__eol__第4章 模拟系统PSpice设计与仿真 127__eol__4.1 音频放大器设计 127__eol__4.2 数字温度计设计 133__eol__4.3 小型函数信号发生器设计 141__eol__第5章 QuartusII软件应用 151__eol__5.1 QuartusⅡ软件概述与设计__eol__ 流程 151__eol__5.2 设计输入 152__eol__5.2.1 工程项目建立 152__eol__5.2.2 设计文件建立 155__eol__5.3 项目编译 160__eol__5.4 设计仿真 161__eol__5.5 引脚分配 166__eol__5.6 编程下载 169__eol__5.7 可参数化宏功能模块 171__eol__第6章 Vivado软件应用 178__eol__6.1 Vivado软件概述 178__eol__6.2 基本设计流程 178__eol__6.2.1 工程建立 179__eol__6.2.2 设计输入 181__eol__6.2.3 设计仿真 187__eol__6.2.4 工程综合 193__eol__6.3 引脚分配与程序下载 194__eol__6.3.1 引脚分配 194__eol__6.3.2 程序下载 200__eol__6.4 存储器IP核的生成 203__eol__第7章 硬件描述语言 206__eol__7.1 VHDL语言的基本组成 206__eol__7.1.1 库 207__eol__7.1.2 程序包 208__eol__7.1.3 实体 209__eol__7.1.4 结构体 209__eol__7.1.5 配置 211__eol__7.2 VHDL语言的基本要素 211__eol__7.2.1 标识符 211__eol__7.2.2 数据对象 211__eol__7.2.3 VHDL语言运算符 212__eol__7.2.4 属性描述与定义 214__eol__7.3 VHDL语言基本描述语句 214__eol__7.3.1 顺序语句 214__eol__7.3.2 并行语句 216__eol__7.4 Verilog HDL基本结构 219__eol__7.5 Verilog HDL语言的基本要素 223__eol__7.5.1 词法约定 223__eol__7.5.2 数据类型 223__eol__7.5.3 运算符 225__eol__7.6 Verilog HDL语言基本描述__eol__ 语句 227__eol__7.6.1 赋值语句 227__eol__7.6.2 结构说明语句 228__eol__7.6.3 块语句 230__eol__7.6.4 条件语句 230__eol__7.6.5 循环语句 232__eol____eol__第8章 常用数字电路HDL设计 235__eol__8.1 组合逻辑电路的HDL描述 235__eol__8.1.1 编码器 235__eol__8.1.2 译码器 238__eol__8.1.3 数据选择器 242__eol__8.1.4 加法器 244__eol__8.1.5 数值比较器 244__eol__8.2 时序逻辑电路的HDL描述 246__eol__8.2.1 触发器 246__eol__8.2.2 计数器 249__eol__8.2.3 移位寄存器 252__eol__8.2.4 分频器 254__eol__8.3 有限状态机设计的HDL描述 258__eol__8.3.1 Mealy型有限状态机 258__eol__8.3.2 Moore型有限状态机 260__eol__第9章 数字系统EDA设计与实践 263__eol__9.1 循环冗余校验码的EDA设计 263__eol__9.2 通用异步收发器的EDA设计 278__eol__9.3 VGA彩色信号显示控制的EDA__eol__ 设计 285__eol__9.4 多功能数字钟的EDA设计 290__eol__9.5 直接数字频率合成器的EDA__eol__ 设计 291__eol__9.6 等精度频率计的EDA设计 293__eol__附录A 核心板FPGA管脚分配 295__eol__A.1 SmartSOPC+_3C25核心板FPGA__eol__ 管脚分配 295__eol__A.2 Basys3核心板FPGA管脚分配 298__eol__A.3 EGO1核心板FPGA管脚分配 299__eol__参考文献 301__eol__ __eol____eol__