第1章 设计流程：Quartus Prime简介__eol__1.1 典型设计流程__eol__1.2 设计实例：LED控制电路设计与实现__eol__1.2.1 启动Quartus Prime软件__eol__1.2.2 创建工程__eol__1.2.3 设计输入__eol__1.2.4 向工程添加文件__eol__1.2.5 编译__eol__1.2.6 功能仿真__eol__1.2.7 引脚分配__eol__1.3 下载__eol__1.4 电路测试__eol__1.5 思考题__eol__1.6 实践练习__eol__第2章 门级原语和模块实例化__eol__2.1 模块__eol__2.2 门级原语__eol__2.3 模块实例化__eol__2.4 设计实例：五选一数据选择器__eol__2.5 数字电路的仿真__eol__2.6 二选一数据选择器的Testbench模块__eol__2.7 ModelSim仿真__eol__2.7.1 基本仿真流程__eol__2.7.2 仿真过程__eol__2.8 思考题__eol__2.9 实践练习__eol__第3章 组合逻辑电路设计__eol__3.1 数码显示电路__eol__3.1.1 连续赋值语句__eol__3.1.2 显示译码电路__eol__3.1.3 数据选择译码电路__eol__3.1.4 滚动显示电路__eol__3.2 组合逻辑always块__eol__3.3 编码器和译码器__eol__3.3.1 编码器和优先编码器__eol__3.3.2 译码器__eol__3.4 参数化模块设计__eol__3.5 BCD码加法显示电路__eol__3.5.1 加法器__eol__3.5.2 二进制数-BCD码转换电路__eol__3.5.3 BCD码加法电路设计实现__eol__3.6 实例化IP核数字电路设计__eol__3.6.1 加/减电路__eol__3.6.2 实例化IP核加/减电路设计__eol__3.6.3 实例化IP核__eol__3.7 避免产生锁存器__eol__3.8 思考题__eol__3.9 实践练习__eol__第4章 时序逻辑电路设计__eol__4.1 基本存储元件__eol__4.1.1 锁存器__eol__4.1.2 D触发器__eol__4.1.3 寄存器__eol__4.2 时序逻辑电路仿真__eol__4.2.1 时序逻辑电路的Testbench模块__eol__4.2.2 ModelSim工程仿真流程__eol__4.3 计数器__eol__4.3.1 通用计数器__eol__4.3.2 模M计数器__eol__4.4 移位寄存器__eol__4.5 环形计数器和约翰逊计数器__eol__4.5.1 环形计数器__eol__4.5.2 约翰逊计数器__eol__4.6 线性反馈移位寄存器__eol__4.7 计数分频电路__eol__4.7.1 偶分频电路__eol__4.7.2 奇分频电路__eol__4.7.3 设计实例：流水灯电路__eol__4.8 同步时序电路与导出时钟__eol__4.9 简易秒表__eol__4.10 时钟显示电路__eol__4.11 思考题__eol__4.12 实践练习__eol__第5章 有限状态机__eol__5.1 有限状态机特征和结构__eol__5.2 有限状态机的表示__eol__5.2.1 状态转换图__eol__5.2.2 状态转换表__eol__5.2.3 算法状态机图__eol__5.3 米利状态机和摩尔状态机__eol__5.3.1 边沿检测电路__eol__5.3.2 摩尔状态机__eol__5.3.3 米利状态机__eol__5.3.4 摩尔状态机和米利状态机的区别__eol__5.4 序列检测器__eol__5.5 格雷码计数器__eol__5.6 双向计数器__eol__5.7 思考题__eol__5.8 实践练习__eol__第6章 通用异步收发器__eol__6.1 过采样__eol__6.1.1 过采样方案__eol__6.1.2 波特率产生模块__eol__6.2 接收模块__eol__6.3 接口电路__eol__6.4 发送模块__eol__6.5 完整的UART__eol__6.6 思考题__eol__6.7 实践练习__eol__第7章 数据通道__eol__7.1 带有限状态机的数据通道__eol__7.2 寄存器传输级设计__eol__7.2.1 RTL抽象层次和电路架构__eol__7.2.2 算法__eol__7.2.3 数据流模型__eol__7.2.4 RTL设计__eol__7.3 FSMD设计__eol__7.3.1 寄存器传输操作__eol__7.3.2 数据通道__eol__7.3.3 控制器__eol__7.4 乘法器__eol__7.4.1 寄存器传输操作__eol__7.4.2 设计实现__eol__7.4.3 资源共享乘法器的设计__eol__7.5 思考题__eol__7.6 实践练习__eol__第8章 流水线设计__eol__8.1 吞吐率和延迟__eol__8.2 流水线设计__eol__8.3 流水线乘法器设计__eol__8.4 思考题__eol__8.5 实践练习__eol__第9章 设计实践：混合方程__eol__9.1 混合方程__eol__9.2 混合方程直接实现__eol__9.3 资源共享混合方程__eol__9.4 握手信号数据通道__eol__9.5 输入总线数据通道__eol__9.6 思考题__eol__9.7 实践练习__eol__第10章 时序分析基础__eol__10.1 时序分析术语__eol__10.2 时序路径和时序分析__eol__10.2.1 时序网表__eol__10.2.2 时序路径__eol__10.2.3 数据到达时间和数据需要时间__eol__10.2.4 数据发送时钟沿和数据锁存时钟沿__eol__10.3 建立时间检查__eol__10.4 保持时间检查__eol__10.5 恢复时间检查__eol__10.6 移除时间检查__eol__10.7 多周期路径分析__eol__10.8 思考题__eol__10.9 实践练习__eol__第11章 DDS信号发生器__eol__11.1 呼吸灯设计__eol__11.1.1 设计思路__eol__11.1.2 设计实现__eol__11.2 ROM表正弦信号发生电路__eol__11.3 DDS正弦信号发生器__eol__11.3.1 工作原理__eol__11.3.2 性能参数__eol__11.3.3 设计实现__eol__11.4 思考题__eol__11.5 实践练习__eol__第12章 有符号数加法器和乘法器__eol__12.1 定点数和浮点数__eol__12.2 有符号数和无符号数__eol__12.2.1 无符号数__eol__12.2.2 有符号数__eol__12.3 定点数的范围和精度__eol__12.4 定点数加法__eol__12.4.1 符号位扩展__eol__12.4.2 有符号定点数加法__eol__12.5 有符号数加法器的Verilog HDL描述__eol__12.5.1 Verilog-1995中的有符号数__eol__12.5.2 Verilog-2001中的有符号数__eol__12.6 定点数乘法__eol__12.6.1 无符号数乘以无符号数__eol__12.6.2 有符号数乘以无符号数__eol__12.6.3 无符号数乘以有符号数__eol__12.6.4 有符号数乘以有符号数__eol__12.7 有符号数乘法器的实现__eol__12.8 生成语句__eol__12.9 思考题__eol__12.10 实践练习__eol__第13章 有限冲激响应滤波器__eol__13.1 滤波器__eol__13.2 FIR滤波器原理__eol__13.3 FIR滤波器的设计：窗函数__eol__13.4 FIR滤波器的结构__eol__13.4.1 直接结构__eol__13.4.2 级联结构__eol__13.5 FIR滤波器的实现__eol__13.5.1 组合逻辑FIR滤波器__eol__13.5.2 流水线结构FIR滤波器__eol__13.5.3 参数化FIR滤波器__eol__13.6 思考题__eol__13.7 实践练习__eol__第14章 设计优化：面积和速度__eol__14.1 操作符共享__eol__14.2 电路结构与速度__eol__14.2.1 高吞吐率设计__eol__14.2.2 低延迟设计__eol__14.2.3 高速设计__eol__14.3 电路结构与面积__eol__14.3.1 定点数乘法器__eol__14.3.2 流水线结构FIR滤波器__eol__14.4 思考题__eol__14.5 实践练习__eol__参考文献