目 录__eol__ 第1章 Verilog HDL入门简介 1__eol__1.1 集成电路设计流程简介 1__eol__1.2 数字电路设计范例 3__eol__1.3 Verilog HDL建模范例 5__eol__1.4 两种硬件描述语言 9__eol__第2章 Verilog HDL门级建模 10__eol__2.1 门级建模范例 10__eol__2.2 门级建模基本语法 12__eol__2.2.1 模块定义 12__eol__2.2.2 端口声明 13__eol__2.2.3 门级调用 14__eol__2.2.4 模块实例化 17__eol__2.2.5 内部连线声明 20__eol__2.3 MOS开关与UDP 21__eol__2.4 层次化设计 22__eol__2.5 应用实例 22__eol__实例2-1—4位全加器的门级建模 22__eol__实例2-2—2-4译码器的门级建模 25__eol__实例2-3—主从D触发器的门级建模 27__eol__实例2-4—1位比较器的门级建模 28__eol__2.6 习题 30__eol__第3章 Verilog HDL数据流级建模 31__eol__3.1 数据流级建模范例 31__eol__3.2 数据流级建模基本语法 32__eol__3.3 操作数 33__eol__3.3.1 数字 33__eol__3.3.2 参数 35__eol__3.3.3 线网 37__eol__3.3.4 寄存器 38__eol__3.4 操作符 39__eol__3.4.1 算术操作符 39__eol__3.4.2 按位操作符 39__eol__3.4.3 逻辑操作符 40__eol__3.4.4 关系操作符 41__eol__3.4.5 等式操作符 41__eol__3.4.6 移位操作符 42__eol__3.4.7 拼接操作符 42__eol__3.4.8 缩减操作符 43__eol__3.4.9 条件操作符 43__eol__3.4.10 操作符优先级 44__eol__3.5 应用实例 45__eol__实例3-1—4位全加器的数据流级建模 45__eol__实例3-2—2-4译码器的数据流级建模 47__eol__实例3-3—主从D触发器的数据流级建模 49__eol__实例3-4—4位比较器的数据流级建模 50__eol__3.6 习题 51__eol__第4章 Verilog HDL行为级建模 53__eol__4.1 行为级建模范例 53__eol__4.2 initial结构和always结构 56__eol__4.2.1 initial结构 56__eol__4.2.2 always结构 58__eol__4.3 顺序块和并行块 61__eol__4.3.1 顺序块 61__eol__4.3.2 并行块 62__eol__4.3.3 块的嵌套 63__eol__4.4 if语句 64__eol__4.5 case语句 67__eol__4.6 循环语句 69__eol__4.6.1 while循环 69__eol__4.6.2 for循环 70__eol__4.6.3 repeat循环 71__eol__4.6.4 forever循环 71__eol__4.7 过程性赋值语句 72__eol__4.7.1 阻塞性赋值语句 72__eol__4.7.2 非阻塞性赋值语句 72__eol__4.8 应用实例 74__eol__实例4-1—4位全加器的行为级建模 74__eol__实例4-2—简易ALU电路的行为级建模 75__eol__实例4-3—下降沿触发D触发器的行为级建模 77__eol__实例4-4—十进制计数器的行为级建模 78__eol__4.9 习题 80__eol__第5章 任务、函数与编译指令 81__eol__5.1 任务 81__eol__5.1.1 任务的声明和调用 82__eol__5.1.2 自动任务 84__eol__5.2 函数 86__eol__5.2.1 函数的声明和调用 87__eol__5.2.2 任务与函数的比较 89__eol__5.3 系统任务和系统函数 89__eol__5.3.1 显示任务 90__eol__5.3.2 监视任务 93__eol__5.3.3 仿真控制任务 94__eol__5.3.4 随机函数 95__eol__5.3.5 文件控制任务 96__eol__5.3.6 值变转储任务 100__eol__5.4 编译指令 102__eol__5.4.1 `define 102__eol__5.4.2 `include 104__eol__5.4.3 `timescale 105__eol__5.5 完整的module参考模型 108__eol__5.6 应用实例 109__eol__实例5-1—信号同步任务 109__eol__实例5-2—阶乘任务 110__eol__实例5-3—可控移位函数 111__eol__实例5-4—偶校验任务 112__eol__实例5-5—算术逻辑函数 114__eol__5.7 习题 115__eol__第6章 Verilog HDL测试模块 117__eol__6.1 测试模块范例 117__eol__6.2 时钟信号 119__eol__6.3 复位信号 120__eol__6.4 测试向量 122__eol__6.5 响应监控 123__eol__6.6 仿真中对信号的控制 127__eol__6.7 代码覆盖 129__eol__6.8 应用实例 130__eol__实例6-1—组合逻辑的测试模块 130__eol__实例6-2—时序逻辑的测试模块 132__eol__实例6-3—除法器的测试模块 135__eol__6.9 习题 138__eol__第7章 可综合模型设计 139__eol__7.1 逻辑综合过程 139__eol__7.2 延迟 142__eol__7.3 再谈阻塞赋值与非阻塞赋值 148__eol__7.4 可综合语法 155__eol__7.5 代码风格 157__eol__7.5.1 多重驱动问题 157__eol__7.5.2 敏感列表不完整 158__eol__7.5.3 分支情况不全 158__eol__7.5.4 组合和时序混合设计 159__eol__7.5.5 逻辑简化 160__eol__7.5.6 流水线思想 160__eol__7.6 应用实例 164__eol__实例7-1—SR锁存器延迟模型 164__eol__实例7-2—超前进位加法器 165__eol__实例7-3—移位除法器模型 169__eol__7.7 习题 174__eol__第8章 有限状态机设计 175__eol__8.1 有限状态机简介 175__eol__8.2 两种红绿灯电路的状态机模型 176__eol__8.2.1 moore型红绿灯 176__eol__8.2.2 mealy型红绿灯 181__eol__8.3 深入理解状态机 183__eol__8.3.1 一段式状态机 184__eol__8.3.2 两段式状态机 188__eol__8.3.3 三段式状态机 190__eol__8.3.4 状态编码的选择 198__eol__8.4 应用实例 199__eol__实例8-1—独热码状态机 199__eol__实例8-2—格雷码状态机 203__eol__实例8-3—序列检测模块 207__eol__8.5 习题 211__eol__第9章 常见功能电路的HDL模型 212__eol__9.1 锁存器与触发器 212__eol__9.2 编码器与译码器 220__eol__9.3 寄存器 223__eol__9.4 计数器 228__eol__9.5 分频器 232__eol__9.6 乘法器 238__eol__9.7 存储单元 246__eol__9.8 习题 250__eol__第10章 完整的设计实例 251__eol__10.1 异步FIFO 251__eol__10.1.1 异步FIFO的介绍与整体结构 251__eol__10.1.2 亚稳态的处理 253__eol__10.1.3 空满状态的判断 254__eol__10.1.4 子模块设计 257__eol__10.1.5 整体仿真结果 265__eol__10.2 三角函数计算器 268__eol__10.2.1 设计要求的提出 268__eol__10.2.2 数据格式 268__eol__10.2.3 算法的选择与原理结构 269__eol__10.2.4 确定总体模块 272__eol__10.2.5 内部结构的划分 272__eol__10.2.6 分频器模块 274__eol__10.2.7 控制模块 274__eol__10.2.8 迭代设计模块 279__eol__10.2.9 功能仿真与时序仿真 293__eol__10.3 简易CPU模型 296__eol__10.3.1 教学模型的要求 296__eol__10.3.2 指令格式的确定 297__eol__10.