目 录__eol____eol__第1章 SoC设计概述 1__eol__1.1 SoC概述 1__eol__1.2 SoC的分类及基本组成 2__eol__1.3 SoC设计的发展趋势 3__eol__1.3.1 SoC设计技术的发展和挑战 3__eol__1.3.2 SoC设计方法的发展和挑战 6__eol__1.3.3 未来的SoC 7__eol__1.4 本书的目标和组织结构 8__eol__第2章 SoC设计流程 10__eol__2.1 软硬件协同设计 10__eol__2.2 基于标准单元的SoC设计流程 12__eol__2.3 基于FPGA的SoC设计流程 16__eol__2.3.1 SoC FPGA结构 16__eol__2.3.2 面向SoC的FPGA设计流程 17__eol__2.3.3 高层次综合 18__eol__2.3.4 Versal ACAP和Vitis 19__eol__2.4 IP复用的设计方法 21__eol__2.4.1 IP的基本概念与分类 21__eol__2.4.2 IP设计的流程 23__eol__2.4.3 IP核的选择 27__eol__第3章 基于增强型MiniMIPS32处理器的SoC—MiniMIPS32_FullSyS 29__eol__3.1 MiniMIPS32_FullSyS的整体架构 29__eol__3.2 MiniMIPS32_FullSyS的地址空间划分与映射 31__eol__3.2.1 32位MIPS处理器的虚拟地址空间 31__eol__3.2.2 MiniMIPS32_FullSyS的地址空间划分 33__eol__3.2.3 固定地址映射单元的设计与实现 34__eol__3.2.4 指令地址仲裁单元的设计与实现 35__eol__3.3 高速缓冲存储器 36__eol__3.3.1 高速缓冲存储器概述 36__eol__3.3.2 Cache的性能评价 44__eol__3.3.3 Cache的设计与实现 45__eol__第4章 AXI4总线接口及协议 54__eol__4.1 AXI4总线接口概述 54__eol__4.2 AXI4总线协议 55__eol__4.2.1 AXI4总线结构 55__eol__4.2.2 AXI4总线信号 57__eol__4.2.3 AXI4总线协议的握手机制 60__eol__4.2.4 AXI4总线协议的读操作时序 62__eol__4.2.5 AXI4总线协议的写操作时序 63__eol__4.2.6 突发传输机制 64__eol__4.3 基于AXI4的MiniMIPS32处理器设计与实现 64__eol__4.3.1 类SRAM接口到AXI4接口的转换 64__eol__4.3.2 MiniMIPS32处理器的封装 69__eol__4.4 AXI Interconnect简介 78__eol__4.4.1 AXI Interconnect的结构 78__eol__4.4.2 AXI Interconnect的互连结构 80__eol__4.4.3 AXI Interconnect的I/O接口信号 82__eol__4.5 基于AXI Interconnect的SoC设计与实现—增强型MiniMIPS32处理器的集成 86__eol__第5章 存储系统 102__eol__5.1 AXI BRAM控制器 102__eol__5.1.1 AXI BRAM控制器简介 102__eol__5.1.2 基于AXI Interconnect的SoC设计与实现__eol__—AXI BRAM控制器的集成 108__eol__5.2 非易失存储器Flash 114__eol__5.2.1 Flash存储器简介 114__eol__5.2.2 SPI接口 115__eol__5.2.3 SPI Flash（S25FL128S） 118__eol__5.2.4 AXI Quad SPI IP核 121__eol__5.2.5 基于AXI Interconnect的MiniMIPS32_FullSyS设计__eol__—AXI Quad SPI的集成 129__eol__第6章 外部设备 135__eol__6.1 通用输入输出接口 135__eol__6.1.1 GPIO概述 135__eol__6.1.2 AXI GPIO简介 135__eol__6.1.3 基于AXI Interconnect的MiniMIPS32_FullSyS设计__eol__—AXI GPIO的集成 140__eol__6.1.4 AXI GPIO的功能验证 146__eol__6.2 UART控制器 165__eol__6.2.1 串口通信概述 165__eol__6.2.2 通用异步收发器（UART） 165__eol__6.2.3 UART传输协议 166__eol__6.2.4 AXI Uartlite简介 167__eol__6.2.5 基于AXI Interconnect的MiniMIPS32_FullSyS设计__eol__—AXI Uartlite的集成 171__eol__6.2.6 AXI Uartlite的功能验证 176__eol__6.3 定时器 179__eol__6.3.1 定时器概述 179__eol__6.3.2 AXI Timer简介 180__eol__6.3.3 基于AXI Interconnect的MiniMIPS32_FullSyS设计__eol__—AXI Timer的集成 187__eol__6.3.4 AXI Timer的功能验证 192__eol__6.4 VGA控制器 198__eol__6.4.1 VGA接口概述 198__eol__6.4.2 RGB三原色模型 200__eol__6.4.3 VGA控制器的时序 201__eol__6.4.4 VGA控制器的设计与实现 204__eol__6.4.5 基于AXI Interconnect的MiniMIPS32_FullSyS设计__eol__—AXI VGA控制器的集成 210__eol__6.4.6 AXI VGA控制器的功能验证 226__eol__第7章 μC/OS-II操作系统的移植 230__eol__7.1 μC/OS-II操作系统概述 230__eol__7.1.1 操作系统与实时操作系统 230__eol__7.1.2 μC/OS-II简介 231__eol__7.1.3 μC/OS-II的基本功能 232__eol__7.1.4 μC/OS-II的文件结构 233__eol__7.2 μC/OS-II操作系统的移植 234__eol__7.2.1 μC/OS-II操作系统源码下载 234__eol__7.2.2 建立μC/OS-II操作系统文件目录 234__eol__7.2.3 移植μC/OS-II操作系统 235__eol__7.3 μC/OS-II操作系统的功能验证 245__eol__第8章 面向特定应用的软硬件设计 250__eol__8.1 RSA加/解密SoC的软硬件设计 250__eol__8.1.1 RSA公钥密码系统简介 250__eol__8.1.2 RSA公钥密码算法的实现 251__eol__8.1.3 AXI RSA128的硬件设计 254__eol__8.1.4 AXI RSA128的集成 256__eol__8.1.5 RSA加/解密SoC的功能验证 266__eol__8.2 手写体数字识别SoC的软硬件设计 271__eol__8.2.1 贝叶斯定理简介 272__eol__8.2.2 朴素贝叶斯分类器 272__eol__8.2.3 AXI Bayes的硬件设计 274__eol__8.2.4 AXI Bayes的集成 276__eol__8.2.5 手写体数字识别SoC的功能验证 286__eol__参考文献