目 录__eol__ __eol__第1章 EDA技术概述 1__eol__1.1 EDA技术及其发展 1__eol__1.2 Top-down设计与IP核复用 3__eol__1.2.1 Top-down设计 4__eol__1.2.2 Bottom-up设计 5__eol__1.2.3 IP复用技术与SoC 5__eol__1.3 EDA设计的流程 6__eol__1.3.1 设计输入 7__eol__1.3.2 综合 8__eol__1.3.3 布局布线 8__eol__1.3.4 仿真 9__eol__1.3.5 编程配置 9__eol__1.4 常用的EDA工具软件 9__eol__1.5 EDA技术的发展趋势 13__eol__习题1 14__eol__第2章 FPGA/CPLD器件概述 15__eol__2.1 PLD器件 15__eol__2.1.1 PLD器件的发展历程 15__eol__2.1.2 PLD器件的分类 15__eol__2.2 PLD的基本原理与结构 18__eol__2.2.1 PLD器件的基本结构 18__eol__2.2.2 PLD电路的表示方法 18__eol__2.3 低密度PLD的原理与结构 20__eol__2.4 CPLD的原理与结构 24__eol__2.4.1 宏单元结构 24__eol__2.4.2 典型CPLD的结构 25__eol__2.5 FPGA的原理与结构 28__eol__2.5.1 查找表结构 28__eol__2.5.2 典型FPGA的结构 30__eol__2.5.3 Altera的Cyclone IV器件结构 33__eol__2.6 FPGA/CPLD的编程元件 36__eol__2.7 边界扫描测试技术 40__eol__2.8 FPGA/CPLD的编程与配置 41__eol__2.8.1 在系统可编程 41__eol__2.8.2 FPGA器件的配置 43__eol__2.8.3 Cyclone IV器件的编程 43__eol__2.9 FPGA/CPLD器件概述 46__eol__2.10 FPGA/CPLD的发展趋势 49__eol__习题2 50__eol__第3章 Quartus Prime集成开发工具 51__eol__3.1 Quartus Prime原理图设计 52__eol__3.1.1 半加器原理图设计输入 52__eol__3.1.2 1位全加器设计输入 57__eol__3.1.3 1位全加器的编译 58__eol__3.1.4 1位全加器的仿真 60__eol__3.1.5 1位全加器的下载 64__eol__3.2 基于IP核的设计 67__eol__3.3 SignalTap II的使用方法 74__eol__3.4 Quartus Prime的优化设置与时序__eol__ 分析 78__eol__习题3 82__eol__实验与设计 84__eol__第4章 Verilog语法与要素 92__eol__4.1 Verilog的历史 92__eol__4.2 Verilog模块的结构 93__eol__4.3 Verilog语言要素 96__eol__4.4 常量 98__eol__4.4.1 整数 98__eol__4.4.2 实数 99__eol__4.4.3 字符串 100__eol__4.5 数据类型 101__eol__4.5.1 net型 102__eol__4.5.2 variable型 103__eol__4.6 参数 104__eol__4.6.1 参数parameter 104__eol__4.6.2 Verilog—2001中的参数声明 105__eol__4.6.3 参数的传递 106__eol__4.6.4 localparam 106__eol__4.7 向量 107__eol__4.8 运算符 109__eol__习题4 114__eol__实验与设计 114__eol__第5章 Verilog语句语法 118__eol__5.1 过程语句 118__eol__5.1.1 always过程语句 119__eol__5.1.2 initial过程语句 122__eol__5.2 块语句 123__eol__5.2.1 串行块begin-end 123__eol__5.2.2 并行块fork-join 124__eol__5.3 赋值语句 125__eol__5.3.1 持续赋值与过程赋值 125__eol__5.3.2 阻塞赋值与非阻塞赋值 126__eol__5.4 条件语句 128__eol__5.4.1 if-else语句 128__eol__5.4.2 case语句 129__eol__5.5 循环语句 134__eol__5.5.1 for语句 134__eol__5.5.2 repeat、while、forever语句 135__eol__5.6 编译指示语句 137__eol__5.7 任务与函数 139__eol__5.7.1 任务（task） 139__eol__5.7.2 函数（function） 141__eol__5.8 顺序执行与并发执行 144__eol__5.9 Verilog—2001语言标准 145__eol__习题5 154__eol__实验与设计 155__eol__第6章 Verilog设计进阶 161__eol__6.1 Verilog设计的层次 161__eol__6.2 门级结构描述 161__eol__6.2.1 Verilog门元件 162__eol__6.2.2 门级结构描述 165__eol__6.3 行为描述 165__eol__6.4 数据流描述 166__eol__6.5 不同描述风格的设计 168__eol__6.5.1 半加器设计 168__eol__6.5.2 1位全加器设计 169__eol__6.5.3 加法器的级连 170__eol__6.6 多层次结构电路的设计 171__eol__6.6.1 模块例化 172__eol__6.6.2 用parameter进行参数传递 174__eol__6.6.3 用defparam进行参数重载 176__eol__6.7 常用组合逻辑电路设计 176__eol__6.7.1 门电路 176__eol__6.7.2 编译码器 177__eol__6.8 常用时序逻辑电路设计 179__eol__6.8.1 触发器 179__eol__6.8.2 锁存器与寄存器 180__eol__6.8.3 计数器与串并转换器 182__eol__6.8.4 简易微处理器 182__eol__6.9 三态逻辑设计 184__eol__习题6 186__eol__实验与设计 186__eol__第7章 Verilog常用外设驱动 190__eol__7.1 4×4矩阵键盘 190__eol__7.2 标准PS/2键盘 192__eol__7.3 字符液晶 198__eol__7.4 汉字图形点阵液晶 204__eol__7.5 VGA显示器 209__eol__7.5.1 VGA显示原理与时序 209__eol__7.5.2 VGA彩条信号发生器 213__eol__7.5.3 VGA图像显示与控制 215__eol__7.6 乐曲演奏电路 221__eol__习题7 226__eol__实验与设计 227__eol__第8章 有限状态机设计 236__eol__8.1 有限状态机 236__eol__8.2 有限状态机的Verilog描述 238__eol__8.2.1 用三个过程描述 239__eol__8.2.2 用两个过程描述 240__eol__8.2.3 单过程描述 241__eol__8.3 状态编码 242__eol__8.3.1 常用的编码方式 242__eol__8.3.2 状态编码的定义 244__eol__8.3.3 用属性指定状态编码方式 248__eol__8.4 有限状态机设计要点 248__eol__8.4.1 复位和起始状态的选择 249__eol__8.4.2 多余状态的处理 249__eol__习题8 250__eol__实验与设计 251__eol__第9章 Verilog Test Bench仿真 254__eol__9.1 系统任务与系统函数 254__eol__9.2 用户自定义元件 258__eol__9.2.1 组合电路UDP元件 259__eol__9.2.2 时序逻辑UDP元件 260__eol__9.3 延时模型的表示 262__eol__9.3.1 时间标尺定义`timescale 262__eol__9.3.2 延时的表示与延时说明块 263__eol__9.4 Test Bench测试平台 264__eol__9.5 组合电路和时序电路的仿真 267__eol__9.5.1 组合电路的仿真 267__eol__9.5.2 时序电路的仿真 269__eol__习题9 270__eol__实验与设计 270__eol__第10章 Verilog设计与应用 280__eo