第1章 可编程逻辑器件概述__eol__1.1 数字逻辑电路与ASIC设计__eol__1.1.1 数字逻辑电路设计方法__eol__1.1.2 ASIC及其设计方法__eol__1.2 PLD概述__eol__1.2.1 PLD的发展__eol__1.2.2 PLD的分类__eol__1.3 PLD逻辑表示法__eol__1.4 PLD的设计与开发__eol__1.4.1 PLD的设计流程__eol__1.4.2 PLD的开发环境__eol__1.4.3 IP核复用技术__eol__习题1__eol__第2章 大规模可编程逻辑器件CPLD/FPGA__eol__2.1 CPLD结构与工作原理__eol__2.1.1 Lattice公司的CPLD器件系列__eol__2.1.2 ispLSI 1016的结构__eol__2.1.3 ispLSI系列器件的主要技术特性__eol__2.1.4 ispLSI系列器件的设计与编程__eol__2.2 FPGA内部结构与工作原理__eol__2.3 CPLD/FPGA产品概述__eol__2.3.1 Altera公司产品__eol__2.3.2 Xilinx公司产品__eol__2.3.3 Lattice公司产品__eol__2.3.4 紫光同创产品__eol__2.3.5 安路科技产品__eol__2.3.6 高云半导体产品__eol__2.4 编程与配置__eol__2.4.1 在系统可编程__eol__2.4.2 配置__eol__2.5 CPLD与FPGA的比较和选用__eol__习题2__eol__第3章 常用EDA软件__eol__3.1 isp Design EXPERT System开发软件__eol__3.1.1 新建工程__eol__3.1.2 原理图源文件输入__eol__3.1.3 功能和时序仿真__eol__3.1.4 器件适配__eol__3.1.5 器件编程__eol__3.1.6 VHDL源文件输入方式__eol__3.2 Quartus II开发软件__eol__3.2.1 新建工程__eol__3.2.2 原理图源文件输入__eol__3.2.3 编译__eol__3.2.4 仿真验证__eol__3.2.5 器件编程__eol__3.2.6 VHDL源文件输入方式__eol__3.2.7 VHDL波形激励文件仿真__eol__3.3 ISE开发软件__eol__3.3.1 ISE概述__eol__3.3.2 新建工程__eol__3.3.3 VHDL源文件输入__eol__3.3.4 波形仿真__eol__3.3.5 设计实现__eol__3.3.6 下载配置__eol__3.4 Vivado开发软件__eol__3.4.1 Vivado概述__eol__3.4.2 新建工程__eol__3.4.3 VHDL源文件输入__eol__3.4.4 波形仿真__eol__3.4.5 引脚定义__eol__3.4.6 下载配置__eol__3.5 ModelSim仿真软件__eol__3.5.1 ModelSim与VHDL仿真概述__eol__3.5.2 测试文件__eol__3.6 Gowin云源软件__eol__3.6.1 新建工程__eol__3.6.2 编辑工程__eol__3.6.3 功能和时序仿真__eol__3.6.4 器件编程__eol__3.7 TangDynasty开发软件__eol__3.7.1 新建工程__eol__3.7.2 VHDL源文件输入__eol__3.7.3 ModelSim仿真__eol__3.7.4 器件编程__eol__3.8 Pango Design Suite软件__eol__习题3__eol__第4章 VHDL语言基础__eol__4.1 VHDL的基本组成__eol__4.1.1 参数部分__eol__4.1.2 实体部分__eol__4.1.3 结构体部分__eol__4.2 VHDL语言要素__eol__4.2.1 文字规则__eol__4.2.2 数据对象__eol__4.2.3 数据类型__eol__4.2.4 运算符__eol__4.2.5 属性__eol__习题4__eol__第5章 VHDL基本描述语句__eol__5.1 顺序语句__eol__5.1.1 顺序赋值语句__eol__5.1.2 IF语句__eol__5.1.3 CASE语句__eol__5.1.4 LOOP语句__eol__5.1.5 NEXT语句__eol__5.1.6 EXIT语句__eol__5.1.7 WAIT语句__eol__5.1.8 NULL语句__eol__5.2 并行语句__eol__5.2.1 并行信号赋值语句__eol__5.2.2 进程语句__eol__5.2.3 元件例化语句__eol__5.2.4 块语句__eol__5.2.5 生成语句__eol__习题5__eol__第6章 常用电路的VHDL描述__eol__6.1 组合逻辑电路的VHDL描述__eol__6.1.1 基本门电路__eol__6.1.2 编码器__eol__6.1.3 译码器__eol__6.1.4 数值比较器__eol__6.1.5 数据选择器__eol__6.1.6 算术运算1__eol__6.1.7 三态门电路__eol__6.1.8 双向端口__eol__6.2 时序逻辑电路的VHDL描述__eol__6.2.1 触发器__eol__6.2.2 计数器__eol__6.2.3 移位寄存器__eol__6.2.4 状态机__eol__6.3 存储器的VHDL描述__eol__6.3.1 ROM__eol__6.3.2 RAM__eol__习题6__eol__第7章 宏模块与IP核应用__eol__7.1 LPM_RAM宏模块__eol__7.1.1 LPM_RAM宏模块配置__eol__7.1.2 工程编译__eol__7.1.3 仿真验证__eol__7.1.4 查看RTL原理图__eol__7.1.5 LPM_RAM宏模块调用__eol__7.2 LPM_ROM宏模块__eol__7.2.1 建立初始化数据文件__eol__7.2.2 LPM_ROM宏模块配置__eol__7.2.3 仿真验证__eol__7.2.4 LPM_ROM宏模块调用__eol__7.3 LPM_PLL宏模块__eol__7.3.1 LPM_PLL宏模块配置__eol__7.3.2 LPM_PLL宏模块调用__eol__7.3.3 仿真验证__eol__7.4 片内逻辑分析仪__eol__7.4.1 新建片内逻辑分析仪设置文件__eol__7.4.2 引脚锁定__eol__7.4.3 编程下载__eol__7.4.4 信号采样__eol__习题7__eol__第8章 DSP Builder应用__eol__8.1 DSP Builder软件安装__eol__8.2 DSP Builder设计实例__eol__8.2.1 建立Simulink模型__eol__8.2.2 模型仿真__eol__8.2.3 模型编译__eol__习题8__eol__第9章 SOPC Builder应用__eol__9.1 简介__eol__9.2 Nios II处理器综合设计实例__eol__习题9__eol__第10章 EDA技术实验__eol__10.1 原理图输入方式__eol__10.1.1 实验1 1位全加器__eol__10.1.2 实验2 2位十进制计数器__eol__10.2 VHDL文本输入方式__eol__10.2.1 实验3 显示译码器__eol__10.2.2 实验4 8位加法器__eol__10.2.3 实验5 3线-8线译码器__eol__10.2.4 实验6 十进制加法计数器__eol__10.2.5 实验7 4位十进制计数显示器__eol__10.2.6 实验8 用状态机实现序列检测器__eol__10.3 宏模块应用__eol__10.3.1 实验9 基于LPM_ROM的4位乘法器__eol__10.3.2 实验10 LPM_PLL及片内逻辑分析仪SignalTap II应用__eol__第11章 综合设计__eol__11.1 移位相加8位硬件乘法器__eol__11.2 秒表__eol__11.3 抢答器__eol__11.4 数字钟__eol__11.5 交通灯控制器__eol__11.6 多路彩灯控制器__eol__11.7 基于DDS的信号发生器__eol__附录A DE2-115实验板引脚配置信息__eol__参考文献__eol__