EDA技术与应用（第6版）
定价：￥59.80
作者： 覃琴
出版时间：2026-06
出版社：电子工业出版社
- 电子工业出版社
- 9787121521058
- 1-2
- 16开
- 2026-06
- 445
- 工学
- 电子信息类
- 电子信息与电气
- 本科
内容简介
本书根据电子信息类课程理论教学和实践教学要求，以提高数字系统设计能力为目的，系统完整地阐述EDA技术、VHDL/Verilog HDL、可编程逻辑器件（PLD）和相关数字系统设计技术。本书共7章，包括EDA技术概述、Quartus II的使用方法（以Quartus II 13.0为主）、VHDL、Verilog HDL、其他常用EDA软件（包括ModelSim、Qsys和Nios II）、可编程逻辑器件（PLA、PAL、GAL、EPLD和FPGA等）和EDA技术的应用（组合逻辑电路设计、时序逻辑电路设计，以及数字系统设计中的应用）。另外，附录还介绍了DE2开发板的使用方法，供读者学习或参考。
目录
第1章 EDA技术概述 1
1.1 EDA技术及其发展 1
1.2 EDA设计流程 2
1.2.1 设计准备 2
1.2.2 设计输入 2
1.2.3 设计处理 3
1.2.4 设计校验 4
1.2.5 器件编程 4
1.2.6 器件测试 4
1.3 硬件描述语言 4
1.3.1 VHDL 5
1.3.2 Verilog HDL 5
1.3.3 System Verilog 6
1.3.4 AHDL 6
1.4 可编程逻辑器件 6
1.5 EDA软件的组成模块 7
1.5.1 设计输入编辑器 7
1.5.2 仿真器 7
1.5.3 HDL综合器 8
1.5.4 适配器（布局布线器） 8
1.5.5 下载器（编程器） 8
思考题和习题1 8
第2章 Quartus II的使用方法 9
2.1 Quartus II的主界面 9
2.2 Quartus II的原理图输入法 10
2.2.1 编辑输入图形设计文件 11
2.2.2 编译设计文件 14
2.2.3 仿真设计文件 15
2.2.4 编程下载设计文件 23
2.3 Quartus II宏功能模块的使用
方法 25
2.3.1 设计原理 25
2.3.2 编辑输入顶层设计文件 26
2.3.3 仿真顶层设计文件 32
2.3.4 图形文件的转换 33
2.4 嵌入式逻辑分析仪的使用方法 34
2.4.1 打开SignalTap II编辑窗口 35
2.4.2 调入节点信号 36
2.4.3 参数设置 36
2.4.4 文件存盘 37
2.4.5 编译与下载 37
2.4.6 运行分析 37
2.5 嵌入式锁相环的设计方法 37
2.5.1 嵌入式锁相环的设计 37
2.5.2 嵌入式锁相环的仿真 40
2.5.3 使用嵌入式逻辑分析仪观察嵌入式锁相环的设计结果 41
2.6 设计优化 42
2.6.1 面积与速度的优化 42
2.6.2 时序约束与选项设置 42
2.6.3 Fitter设置 42
2.7 Quartus II的RTL阅读器 43
思考题和习题2 44
第3章 VHDL 45
3.1 VHDL设计实体的基本结构 45
3.1.1 库、程序包 46
3.1.2 实体 46
3.1.3 结构体 47
3.1.4 配置 47
3.1.5 基本逻辑器件的VHDL描述 47
3.2 VHDL语言要素 51
3.2.1 VHDL的文字规则 51
3.2.2 VHDL的数据对象 52
3.2.3 VHDL的数据类型 54
3.2.4 VHDL的预定义数据类型 54
3.2.5 IEEE预定义的标准逻辑位和向量 56
3.2.6 用户自定义数据类型 56
3.2.7 VHDL的操作符 56
3.2.8 VHDL的属性 59
3.3 顺序语句 60
3.3.1 赋值语句 60
3.3.2 流程控制语句 61
3.3.3 WAIT语句 66
3.3.4 ASSERT（断言）语句 67
3.3.5 NULL（空操作）语句 67
3.4 并行语句 68
3.4.1 进程语句 68
3.4.2 块语句 70
3.4.3 并行信号赋值语句 70
3.4.4 子程序和并行过程调用语句 72
3.4.5 元件例化语句 74
3.4.6 生成语句 76
3.5 VHDL的库和程序包 78
3.5.1 VHDL库 78
3.5.2 VHDL程序包 79
3.6 VHDL设计流程 80
3.6.1 编辑VHDL源程序 80
3.6.2 实现8位计数显示译码电路的顶层设计文件 82
3.6.3 编译顶层设计文件 83
3.6.4 仿真顶层设计文件 83
3.6.5 编程下载顶层设计文件 83
3.7 VHDL仿真 83
3.7.1 VHDL仿真支持语句 84
3.7.2 VHDL测试平台软件的设计 86
思考题和习题3 89
第4章 Verilog HDL 92
4.1 Verilog HDL设计模块的基本结构 92
4.1.1 模块端口定义 92
4.1.2 模块内容 93
4.2 Verilog HDL的词法 95
4.2.1 空白符和注释 95
4.2.2 常数 95
4.2.3 字符串 96
4.2.4 关键字 96
4.2.5 标识符 96
4.2.6 操作符 96
4.2.7 Verilog HDL数据对象 99
4.3 Verilog HDL的语句 101
4.3.1 赋值语句 101
4.3.2 条件语句 103
4.3.3 循环语句 105
4.3.4 结构声明语句 106
4.3.5 语句的顺序执行与并行执行 109
4.4 不同抽象级别的Verilog HDL模型 111
4.4.1 Verilog HDL的门级描述 111
4.4.2 Verilog HDL的行为描述 112
4.4.3 用模块例化实现电路系统设计 113
4.5 Verilog HDL设计流程 116
4.5.1 编辑Verilog HDL源程序 116
4.5.2 实现BCD码加法器电路的顶层设计文件 117
4.5.3 编译顶层设计文件 118
4.5.4 仿真顶层设计文件 118
4.5.5 编程下载顶层设计文件 119
4.6 Verilog HDL仿真 119
4.6.1 Verilog HDL仿真支持语句 119
4.6.2 Verilog HDL测试平台软件的设计 122
思考题和习题4 124
第5章 常用其他EDA软件 126
5.1 ModelSim 126
5.1.1 ModelSim的图形用户交互方式 126
5.1.2 ModelSim的命令方式 133
5.1.3 ModelSim的批处理方式 134
5.1.4 ModelSim与Quartus II的接口 135
5.1.5 在Quartus II中使用ModelSim仿真 136
5.2 Qsys 142
5.2.1 Qsys的硬件开发 142
5.2.2 Qsys的编译与下载 145
5.3 Nios II 148
5.3.1 Nios II的硬件开发 148
5.3.2 生成Nios II硬件系统 149
5.3.3 Nios II软件调试 150
5.3.4 Nios II的常用元件与编程 154
5.3.5 基于Nios II的Qsys应用 162
思考题和习题5 173
第6章 可编程逻辑器件 174
6.1 PLD的基本原理 174
6.1.1 PLD的分类 174
6.1.2 阵列型PLD 176
6.1.3 现场可编程门阵列型FPGA 179
6.1.4 基于查找表（LUT）结构的PLD 181
6.2 PLD的设计技术 183
6.2.1 PLD的设计方法 183
6.2.2 在系统可编程技术 184
6.2.3 边界扫描技术 186
6.3 PLD的编程与配置 187
6.3.1 CPLD的ISP方式编程 187
6.3.2 使用PC的并口配置FPGA 188
6.4 Altera公
1.1 EDA技术及其发展 1
1.2 EDA设计流程 2
1.2.1 设计准备 2
1.2.2 设计输入 2
1.2.3 设计处理 3
1.2.4 设计校验 4
1.2.5 器件编程 4
1.2.6 器件测试 4
1.3 硬件描述语言 4
1.3.1 VHDL 5
1.3.2 Verilog HDL 5
1.3.3 System Verilog 6
1.3.4 AHDL 6
1.4 可编程逻辑器件 6
1.5 EDA软件的组成模块 7
1.5.1 设计输入编辑器 7
1.5.2 仿真器 7
1.5.3 HDL综合器 8
1.5.4 适配器（布局布线器） 8
1.5.5 下载器（编程器） 8
思考题和习题1 8
第2章 Quartus II的使用方法 9
2.1 Quartus II的主界面 9
2.2 Quartus II的原理图输入法 10
2.2.1 编辑输入图形设计文件 11
2.2.2 编译设计文件 14
2.2.3 仿真设计文件 15
2.2.4 编程下载设计文件 23
2.3 Quartus II宏功能模块的使用
方法 25
2.3.1 设计原理 25
2.3.2 编辑输入顶层设计文件 26
2.3.3 仿真顶层设计文件 32
2.3.4 图形文件的转换 33
2.4 嵌入式逻辑分析仪的使用方法 34
2.4.1 打开SignalTap II编辑窗口 35
2.4.2 调入节点信号 36
2.4.3 参数设置 36
2.4.4 文件存盘 37
2.4.5 编译与下载 37
2.4.6 运行分析 37
2.5 嵌入式锁相环的设计方法 37
2.5.1 嵌入式锁相环的设计 37
2.5.2 嵌入式锁相环的仿真 40
2.5.3 使用嵌入式逻辑分析仪观察嵌入式锁相环的设计结果 41
2.6 设计优化 42
2.6.1 面积与速度的优化 42
2.6.2 时序约束与选项设置 42
2.6.3 Fitter设置 42
2.7 Quartus II的RTL阅读器 43
思考题和习题2 44
第3章 VHDL 45
3.1 VHDL设计实体的基本结构 45
3.1.1 库、程序包 46
3.1.2 实体 46
3.1.3 结构体 47
3.1.4 配置 47
3.1.5 基本逻辑器件的VHDL描述 47
3.2 VHDL语言要素 51
3.2.1 VHDL的文字规则 51
3.2.2 VHDL的数据对象 52
3.2.3 VHDL的数据类型 54
3.2.4 VHDL的预定义数据类型 54
3.2.5 IEEE预定义的标准逻辑位和向量 56
3.2.6 用户自定义数据类型 56
3.2.7 VHDL的操作符 56
3.2.8 VHDL的属性 59
3.3 顺序语句 60
3.3.1 赋值语句 60
3.3.2 流程控制语句 61
3.3.3 WAIT语句 66
3.3.4 ASSERT（断言）语句 67
3.3.5 NULL（空操作）语句 67
3.4 并行语句 68
3.4.1 进程语句 68
3.4.2 块语句 70
3.4.3 并行信号赋值语句 70
3.4.4 子程序和并行过程调用语句 72
3.4.5 元件例化语句 74
3.4.6 生成语句 76
3.5 VHDL的库和程序包 78
3.5.1 VHDL库 78
3.5.2 VHDL程序包 79
3.6 VHDL设计流程 80
3.6.1 编辑VHDL源程序 80
3.6.2 实现8位计数显示译码电路的顶层设计文件 82
3.6.3 编译顶层设计文件 83
3.6.4 仿真顶层设计文件 83
3.6.5 编程下载顶层设计文件 83
3.7 VHDL仿真 83
3.7.1 VHDL仿真支持语句 84
3.7.2 VHDL测试平台软件的设计 86
思考题和习题3 89
第4章 Verilog HDL 92
4.1 Verilog HDL设计模块的基本结构 92
4.1.1 模块端口定义 92
4.1.2 模块内容 93
4.2 Verilog HDL的词法 95
4.2.1 空白符和注释 95
4.2.2 常数 95
4.2.3 字符串 96
4.2.4 关键字 96
4.2.5 标识符 96
4.2.6 操作符 96
4.2.7 Verilog HDL数据对象 99
4.3 Verilog HDL的语句 101
4.3.1 赋值语句 101
4.3.2 条件语句 103
4.3.3 循环语句 105
4.3.4 结构声明语句 106
4.3.5 语句的顺序执行与并行执行 109
4.4 不同抽象级别的Verilog HDL模型 111
4.4.1 Verilog HDL的门级描述 111
4.4.2 Verilog HDL的行为描述 112
4.4.3 用模块例化实现电路系统设计 113
4.5 Verilog HDL设计流程 116
4.5.1 编辑Verilog HDL源程序 116
4.5.2 实现BCD码加法器电路的顶层设计文件 117
4.5.3 编译顶层设计文件 118
4.5.4 仿真顶层设计文件 118
4.5.5 编程下载顶层设计文件 119
4.6 Verilog HDL仿真 119
4.6.1 Verilog HDL仿真支持语句 119
4.6.2 Verilog HDL测试平台软件的设计 122
思考题和习题4 124
第5章 常用其他EDA软件 126
5.1 ModelSim 126
5.1.1 ModelSim的图形用户交互方式 126
5.1.2 ModelSim的命令方式 133
5.1.3 ModelSim的批处理方式 134
5.1.4 ModelSim与Quartus II的接口 135
5.1.5 在Quartus II中使用ModelSim仿真 136
5.2 Qsys 142
5.2.1 Qsys的硬件开发 142
5.2.2 Qsys的编译与下载 145
5.3 Nios II 148
5.3.1 Nios II的硬件开发 148
5.3.2 生成Nios II硬件系统 149
5.3.3 Nios II软件调试 150
5.3.4 Nios II的常用元件与编程 154
5.3.5 基于Nios II的Qsys应用 162
思考题和习题5 173
第6章 可编程逻辑器件 174
6.1 PLD的基本原理 174
6.1.1 PLD的分类 174
6.1.2 阵列型PLD 176
6.1.3 现场可编程门阵列型FPGA 179
6.1.4 基于查找表（LUT）结构的PLD 181
6.2 PLD的设计技术 183
6.2.1 PLD的设计方法 183
6.2.2 在系统可编程技术 184
6.2.3 边界扫描技术 186
6.3 PLD的编程与配置 187
6.3.1 CPLD的ISP方式编程 187
6.3.2 使用PC的并口配置FPGA 188
6.4 Altera公
