数字集成电路设计
定价：￥96.00
作者： 刘明，叶凡，陈迟晓
出版时间：2025-12
出版社：高等教育出版社
“101计划”核心教材
- 高等教育出版社
- 9787040653243
- 1版
- 16开
- 2025-12
- 730
- 工学
- 电子信息类
- 电子与信息大类
- 电子信息类
- 本科
内容简介
本书是集成电路领域本科教育教学改革试点工作（简称“101计划”）系列教材之一。
全书共十三章，基于当今集成电路领域主流的CMOS器件与工艺技术，自下而上地对数字集成电路的单元、模块与系统等多个层次的设计方法进行了介绍。在单元层面，围绕“逻辑—电路—版图”三个彼此关联又相对独立的维度，围绕速度、功耗、面积等核心参数，详细分析了基本组合逻辑和时序逻辑单元电路的原理。在模块层面，重点介绍了运算单元、存储器以及输入/输出接口等重要模块的设计方法。最后，针对系统设计，围绕时序分析这一设计与验证的核心问题，对基于标准单元的半定制设计流程，包括RTL设计与验证、逻辑综合以及后端设计等各个设计环节逐一进行了介绍。
本书可作为集成电路设计与集成系统、微电子科学与工程、电子科学与技术、计算机工程、通信工程等相关专业的高年级本科生教材，也可作为集成电路设计、电子、计算机与通信行业相关工程技术人员的参考资料。
目录
目录
前辅文
第1章 集成电路的发展历程
1.1 计算工具发展简史
1.2 从真空管到集成电路
1.2.1 真空管计算机
1.2.2 晶体管的发明
1.2.3 集成电路的发明
1.2.4 MOS场效应晶体管与双极型晶体管之争
1.3 数字集成电路的主要类型及其发展
1.3.1 中央处理器
1.3.2 图形处理单元
1.3.3 存储器
1.4 摩尔定律与集成电路产业
1.4.1 摩尔定律的提出
1.4.2 摩尔定律持续发展的阻力
1.4.3 集成电路产业
本章小结
第2章 CMOS反相器
2.1 CMOS反相器的静态特性
2.1.1 逻辑门的可再生性与标称电平
2.1.2 输入识别电平与噪声容限
2.1.3 CMOS反相器的工作原理与电压转移特性
2.1.4 CMOS反相器静态参数的设计
2.2 CMOS反相器的瞬态特性
2.2.1 瞬态参数定义
2.2.2 CMOS反相器瞬态参数的计算
2.2.3 CMOS反相器的负载电容
2.3 CMOS反相器的功耗
2.3.1 电容充放电功耗
2.3.2 功耗和速度的综合优化：能量-延时积
2.3.3 开关短路功耗
2.3.4 静态偏置功耗
2.3.5 亚阈值漏电功耗
2.4 CMOS反相器的综合优化
2.4.1 反相器版图风格
2.4.2 PMOS/NMOS宽度比值的综合优化
2.4.3 级联反相器链
2.5 驱动互连及延时优化
2.6 PVT波动及其对性能的影响
本章小结
第3章 CMOS组合逻辑门
3.1 数字逻辑门的基本种类与功能
3.2 CMOS静态互补逻辑门
3.2.1 CMOS与非门与互补特性
3.2.2 单级CMOS静态互补逻辑门的电路实现
3.2.3 单级CMOS静态互补逻辑门的静态特性
3.2.4 单级CMOS静态逻辑门的瞬态特性
3.3 复杂组合逻辑的实现与优化
3.3.1 复杂逻辑的门级级联实现
3.3.2 级联结构的优化技巧
3.3.3 CMOS组合逻辑门的版图实现
3.4 CMOS静态互补逻辑门性能随尺寸的缩放
3.4.1 尺寸缩小
3.4.2 电场恒定规则
3.4.3 电压恒定规则
3.5 传输管与传输门
3.5.1 传输管逻辑
3.5.2 传输管逻辑的缺陷
3.5.3 传输门
3.5.4 电平恢复管
本章小结
第4章 时序控制单元
4.1 时序控制单元的分类与时序参数
4.1.1 锁存器及其时序参数
4.1.2 触发器及其时序参数
4.2 锁存器的电路设计
4.2.1 静态与动态记忆机制
4.2.2 状态改写机制
4.2.3 锁存器及其变种
4.3 主从触发器
4.3.1 主从触发器工作原理
4.3.2 双相非交叠时钟与准静态触发器
4.3.3 复位与置位
4.3.4 C2MOS结构的锁存器与触发器
4.3.5 TSPC结构的时序控制单元
*4.4 其他结构的时序控制单元
4.4.1 交叉耦合结构锁存器
4.4.2 脉冲结构触发
4.4.3 组合逻辑与时序控制单元的结合
本章小结
第5章 其他逻辑类型
5.1 有比逻辑
5.1.1 伪NMOS门
5.1.2 DCVSL逻辑门
5.2 动态逻辑
5.2.1 基本原理
5.2.2 性能参数
5.2.3 动态逻辑的信号完整性问题
5.2.4 动态逻辑门的级联
*5.3 电流模逻辑
5.3.1 MCML电路工作原理
5.3.2 MCML电路基本结构
本章小结
第6章 时序与时钟
6.1 同步时序逻辑电路分析方法
6.1.1 时序逻辑电路的分类
6.1.2 基于触发器的同步电路与异步电路对比
6.1.3 时序参数和时序路径
6.1.4 建立时间约束与关键路径
6.1.5 保持时间约束
6.1.6 建立时间约束与保持时间约束的对比
6.1.7 静态时序分析
6.2 时钟与时钟分配网络
6.2.1 时钟的产生
6.2.2 时钟的不确定性及其对时序的影响
6.2.3 时钟分布与时钟树
*6.3 跨时钟域时序电路
6.3.1 跨时钟域定义
6.3.2 亚稳态
6.3.3 同步器
6.3.4 单比特信号的跨时钟域传输
6.3.5 多比特信号的跨时钟域传输
本章小结
第7章 运算单元
7.1 加法器
7.1.1 全加器
7.1.2 行波进位加法器
7.1.3 进位跳转与进位选择加法器
7.1.4 超前进位与树形加法器
7.1.5 多输入加法与进位保留加法器
7.2 乘法器
7.2.1 乘法器定义
7.2.2 无符号数阵列乘法器
7.2.3 补码阵列乘法器
7.2.4 乘法器的优化
7.2.5 乘加单元的优化
*7.3 其他整型运算单元
7.3.1 减法器与比较器
7.3.2 移位器
*7.4 浮点运算
7.4.1 浮点数格式标准
7.4.2 浮点数的乘除运算
7.4.3 浮点数的加减运算
7.4.4 浮点数的舍入
本章小结
第8章 半导体存储器
8.1 存储器概述
8.1.1 存储器的分类
8.1.2 存储器基本架构
8.2 只读存储器
8.2.1 存储器单元的电路实现
8.2.2 NOR型ROM电路与版图
8.2.3 NAND型ROM电路与版图
8.3 静态随机存取存储器（SRAM）
8.3.1 SRAM单元及工作原理
8.3.2 SRAM单元的读写操作
8.3.3 SRAM单元设计优化与版图实现
8.4 动态随机存取存储器（DRAM）
8.4.1 DRAM单元及工作原理
8.4.2 DRAM工艺与版图
8.4.3 敏感放大器
*8.5 非易失存储器
8.5.1 一次编程PROM
8.5.2 可擦除可编程只读存储器（EPROM）
8.5.3 电可擦除可编程只读存储器（EEPROM）
8.5.4 闪存（Flash）
8.5.5 3D闪存（3D Flash）
8.5.6 新型非易失存储器
*8.6 冗余单元与纠错编码
8.6.1 冗余单元
8.6.2 纠错编码
本章小结
第9章 芯片专用模块
9.1 供电网络
9.1.1 电迁移与可靠性
9.1.2 IR drop与电源网络
9.1.3 电感寄生与片上退耦
9.2 数据总线
9.2.1 数据驱动与中继器
9.2.2 串扰与数据相关延时
9.2.3 屏蔽与隔离
9.3 输入输出单元
9.3.1 I/O功能与分类
9.3.2 跨电压域电路设计
9.3.3 ESD保护
9.3.4 I/O与芯核的集成
*9.4 高速接口
9.4.1 高速串行接口应用与I/O标准
9.4.2 串行编码
9.4.3 低摆幅信号发射电路
9.4.4 低摆幅信号接收电路与时钟数据恢复
本章小结
第10章 硬件描述语言
10.1 硬件描述语言特点与Verilog HDL
10.1.1 硬件描述语言的设计流程与特点
10.1.2 Verilog HDL概述
10.1.3 Verilog HDL的结构化设计方法
10.1.4 Verilog HDL的模块与模块例化
10.2 Verilog HDL的描述风格
10.2.1 待测对象与测试平台
10.2.2 不同层次的描述风格
10.2.3 RTL级描述
10.3 Verilog HDL的基本语法
10.3.1 标识符
10.3.2 语句与注释
10.3.3 常量
10.3.4 数据对象
10.3.5 存储器变量
10.3.6 运算
10.4 RTL代码风格与可综合性
10.4.1 结构描述
10.4.2 连续赋值描述
10.4.3 always过程赋值
10.4.4 分支语句
10.4.5 循环语句
10.4.6 RTL级描述的其他注意事项
10.5 测试平台与代码编译管理
10.5.1 测试平台
10.5.2 激励产生
10.5.3 分析检查与文件输入输出
10.5.4 Verilog编译指令
10.6 仿真验证方法
10.6.1 综合前的仿真验证流程
10.6.2 综合后仿真和验证流程
本章小结
第11章 半定制设计流程
11.1 标准单元库
11.1.1 标准单元的种类
11.1.2 标准单元的性能表征
11.1.3 标准单元的版图
11.1.4 标准单元的IP打包
11.2 基于标准单元的逻辑综合
11.2.1 代码解析
11.2.2 单元映射
11.2.3 约束驱动的优化
11.3 基于标准单元的版图实现
11.3.1 版图规划
11.3.2 标准单元布局
11.3.3 单元间布线
*11.4 设计复用与芯粒
11.4.1 物理级的设计复用
11.4.2 寄存器传输级的设计复用
11.4.3 系统级的设计复用与芯粒技术
本章小结
第12章 可编程逻辑与集成电路设计经济学
12.1 FPGA的结构原理
12.1.1 可编程逻辑器件的演进
12.1.2 FPGA的编程/擦除原理与类型
12.1.3 FPGA结构要素
12.1.4 FPGA可编程逻辑单元
12.1.5 FPGA可编程互连架构
12.1.6 FPGA可编程I/O模块
12.1.7 FPGA开发工具
12.2 FPGA的应用与发展趋势
12.2.1 SoC FPGA
12.2.2 NoC技术
12.2.3 软件定义无线电
*12.3 集成电路经济学
12.3.1 固定成本与可变成本
12.3.2 ASIC与FPGA成本对比
12.3.3 芯片销售与营收模型
本章小结
*第13章 集成电路的未来展望
*13.1 深度摩尔（more Moore）
13.1.1 FinFET
13.1.2 环栅晶体管GAA
13.1.3 先进工艺的等效制程
*13.2 超越摩尔（more than Moore）
本章小结
附录A CMOS集成电路器件模型
A.1 MOS器件符号及开关模型
A.2 Sah模型
A.2.1 NMOS器件
A.2.2 PMOS器件
A.3 Shichman-Hodges模型
A.3.1 NMOS器件
A.3.2 PMOS器件
A.4 速度饱和模型
A.5 亚阈值电流
A.6 体效应
A.7 MOS器件的电容模型
附录B CMOS电路的版图
B.1 版图层次与结构的对应关系
B.1.1 工艺集成与版图层次
B.1.2 器件与工艺层次的对应关系
B.1.3 闩锁效应
B.2 版图识别举例
附录C 集成电路互连线模型
C.1 寄生电容模型
C.2 寄生电阻模型
C.3 导线的RC模型
附录D 基本逻辑单元图形符号对照表
参考文献
前辅文
第1章 集成电路的发展历程
1.1 计算工具发展简史
1.2 从真空管到集成电路
1.2.1 真空管计算机
1.2.2 晶体管的发明
1.2.3 集成电路的发明
1.2.4 MOS场效应晶体管与双极型晶体管之争
1.3 数字集成电路的主要类型及其发展
1.3.1 中央处理器
1.3.2 图形处理单元
1.3.3 存储器
1.4 摩尔定律与集成电路产业
1.4.1 摩尔定律的提出
1.4.2 摩尔定律持续发展的阻力
1.4.3 集成电路产业
本章小结
第2章 CMOS反相器
2.1 CMOS反相器的静态特性
2.1.1 逻辑门的可再生性与标称电平
2.1.2 输入识别电平与噪声容限
2.1.3 CMOS反相器的工作原理与电压转移特性
2.1.4 CMOS反相器静态参数的设计
2.2 CMOS反相器的瞬态特性
2.2.1 瞬态参数定义
2.2.2 CMOS反相器瞬态参数的计算
2.2.3 CMOS反相器的负载电容
2.3 CMOS反相器的功耗
2.3.1 电容充放电功耗
2.3.2 功耗和速度的综合优化：能量-延时积
2.3.3 开关短路功耗
2.3.4 静态偏置功耗
2.3.5 亚阈值漏电功耗
2.4 CMOS反相器的综合优化
2.4.1 反相器版图风格
2.4.2 PMOS/NMOS宽度比值的综合优化
2.4.3 级联反相器链
2.5 驱动互连及延时优化
2.6 PVT波动及其对性能的影响
本章小结
第3章 CMOS组合逻辑门
3.1 数字逻辑门的基本种类与功能
3.2 CMOS静态互补逻辑门
3.2.1 CMOS与非门与互补特性
3.2.2 单级CMOS静态互补逻辑门的电路实现
3.2.3 单级CMOS静态互补逻辑门的静态特性
3.2.4 单级CMOS静态逻辑门的瞬态特性
3.3 复杂组合逻辑的实现与优化
3.3.1 复杂逻辑的门级级联实现
3.3.2 级联结构的优化技巧
3.3.3 CMOS组合逻辑门的版图实现
3.4 CMOS静态互补逻辑门性能随尺寸的缩放
3.4.1 尺寸缩小
3.4.2 电场恒定规则
3.4.3 电压恒定规则
3.5 传输管与传输门
3.5.1 传输管逻辑
3.5.2 传输管逻辑的缺陷
3.5.3 传输门
3.5.4 电平恢复管
本章小结
第4章 时序控制单元
4.1 时序控制单元的分类与时序参数
4.1.1 锁存器及其时序参数
4.1.2 触发器及其时序参数
4.2 锁存器的电路设计
4.2.1 静态与动态记忆机制
4.2.2 状态改写机制
4.2.3 锁存器及其变种
4.3 主从触发器
4.3.1 主从触发器工作原理
4.3.2 双相非交叠时钟与准静态触发器
4.3.3 复位与置位
4.3.4 C2MOS结构的锁存器与触发器
4.3.5 TSPC结构的时序控制单元
*4.4 其他结构的时序控制单元
4.4.1 交叉耦合结构锁存器
4.4.2 脉冲结构触发
4.4.3 组合逻辑与时序控制单元的结合
本章小结
第5章 其他逻辑类型
5.1 有比逻辑
5.1.1 伪NMOS门
5.1.2 DCVSL逻辑门
5.2 动态逻辑
5.2.1 基本原理
5.2.2 性能参数
5.2.3 动态逻辑的信号完整性问题
5.2.4 动态逻辑门的级联
*5.3 电流模逻辑
5.3.1 MCML电路工作原理
5.3.2 MCML电路基本结构
本章小结
第6章 时序与时钟
6.1 同步时序逻辑电路分析方法
6.1.1 时序逻辑电路的分类
6.1.2 基于触发器的同步电路与异步电路对比
6.1.3 时序参数和时序路径
6.1.4 建立时间约束与关键路径
6.1.5 保持时间约束
6.1.6 建立时间约束与保持时间约束的对比
6.1.7 静态时序分析
6.2 时钟与时钟分配网络
6.2.1 时钟的产生
6.2.2 时钟的不确定性及其对时序的影响
6.2.3 时钟分布与时钟树
*6.3 跨时钟域时序电路
6.3.1 跨时钟域定义
6.3.2 亚稳态
6.3.3 同步器
6.3.4 单比特信号的跨时钟域传输
6.3.5 多比特信号的跨时钟域传输
本章小结
第7章 运算单元
7.1 加法器
7.1.1 全加器
7.1.2 行波进位加法器
7.1.3 进位跳转与进位选择加法器
7.1.4 超前进位与树形加法器
7.1.5 多输入加法与进位保留加法器
7.2 乘法器
7.2.1 乘法器定义
7.2.2 无符号数阵列乘法器
7.2.3 补码阵列乘法器
7.2.4 乘法器的优化
7.2.5 乘加单元的优化
*7.3 其他整型运算单元
7.3.1 减法器与比较器
7.3.2 移位器
*7.4 浮点运算
7.4.1 浮点数格式标准
7.4.2 浮点数的乘除运算
7.4.3 浮点数的加减运算
7.4.4 浮点数的舍入
本章小结
第8章 半导体存储器
8.1 存储器概述
8.1.1 存储器的分类
8.1.2 存储器基本架构
8.2 只读存储器
8.2.1 存储器单元的电路实现
8.2.2 NOR型ROM电路与版图
8.2.3 NAND型ROM电路与版图
8.3 静态随机存取存储器（SRAM）
8.3.1 SRAM单元及工作原理
8.3.2 SRAM单元的读写操作
8.3.3 SRAM单元设计优化与版图实现
8.4 动态随机存取存储器（DRAM）
8.4.1 DRAM单元及工作原理
8.4.2 DRAM工艺与版图
8.4.3 敏感放大器
*8.5 非易失存储器
8.5.1 一次编程PROM
8.5.2 可擦除可编程只读存储器（EPROM）
8.5.3 电可擦除可编程只读存储器（EEPROM）
8.5.4 闪存（Flash）
8.5.5 3D闪存（3D Flash）
8.5.6 新型非易失存储器
*8.6 冗余单元与纠错编码
8.6.1 冗余单元
8.6.2 纠错编码
本章小结
第9章 芯片专用模块
9.1 供电网络
9.1.1 电迁移与可靠性
9.1.2 IR drop与电源网络
9.1.3 电感寄生与片上退耦
9.2 数据总线
9.2.1 数据驱动与中继器
9.2.2 串扰与数据相关延时
9.2.3 屏蔽与隔离
9.3 输入输出单元
9.3.1 I/O功能与分类
9.3.2 跨电压域电路设计
9.3.3 ESD保护
9.3.4 I/O与芯核的集成
*9.4 高速接口
9.4.1 高速串行接口应用与I/O标准
9.4.2 串行编码
9.4.3 低摆幅信号发射电路
9.4.4 低摆幅信号接收电路与时钟数据恢复
本章小结
第10章 硬件描述语言
10.1 硬件描述语言特点与Verilog HDL
10.1.1 硬件描述语言的设计流程与特点
10.1.2 Verilog HDL概述
10.1.3 Verilog HDL的结构化设计方法
10.1.4 Verilog HDL的模块与模块例化
10.2 Verilog HDL的描述风格
10.2.1 待测对象与测试平台
10.2.2 不同层次的描述风格
10.2.3 RTL级描述
10.3 Verilog HDL的基本语法
10.3.1 标识符
10.3.2 语句与注释
10.3.3 常量
10.3.4 数据对象
10.3.5 存储器变量
10.3.6 运算
10.4 RTL代码风格与可综合性
10.4.1 结构描述
10.4.2 连续赋值描述
10.4.3 always过程赋值
10.4.4 分支语句
10.4.5 循环语句
10.4.6 RTL级描述的其他注意事项
10.5 测试平台与代码编译管理
10.5.1 测试平台
10.5.2 激励产生
10.5.3 分析检查与文件输入输出
10.5.4 Verilog编译指令
10.6 仿真验证方法
10.6.1 综合前的仿真验证流程
10.6.2 综合后仿真和验证流程
本章小结
第11章 半定制设计流程
11.1 标准单元库
11.1.1 标准单元的种类
11.1.2 标准单元的性能表征
11.1.3 标准单元的版图
11.1.4 标准单元的IP打包
11.2 基于标准单元的逻辑综合
11.2.1 代码解析
11.2.2 单元映射
11.2.3 约束驱动的优化
11.3 基于标准单元的版图实现
11.3.1 版图规划
11.3.2 标准单元布局
11.3.3 单元间布线
*11.4 设计复用与芯粒
11.4.1 物理级的设计复用
11.4.2 寄存器传输级的设计复用
11.4.3 系统级的设计复用与芯粒技术
本章小结
第12章 可编程逻辑与集成电路设计经济学
12.1 FPGA的结构原理
12.1.1 可编程逻辑器件的演进
12.1.2 FPGA的编程/擦除原理与类型
12.1.3 FPGA结构要素
12.1.4 FPGA可编程逻辑单元
12.1.5 FPGA可编程互连架构
12.1.6 FPGA可编程I/O模块
12.1.7 FPGA开发工具
12.2 FPGA的应用与发展趋势
12.2.1 SoC FPGA
12.2.2 NoC技术
12.2.3 软件定义无线电
*12.3 集成电路经济学
12.3.1 固定成本与可变成本
12.3.2 ASIC与FPGA成本对比
12.3.3 芯片销售与营收模型
本章小结
*第13章 集成电路的未来展望
*13.1 深度摩尔（more Moore）
13.1.1 FinFET
13.1.2 环栅晶体管GAA
13.1.3 先进工艺的等效制程
*13.2 超越摩尔（more than Moore）
本章小结
附录A CMOS集成电路器件模型
A.1 MOS器件符号及开关模型
A.2 Sah模型
A.2.1 NMOS器件
A.2.2 PMOS器件
A.3 Shichman-Hodges模型
A.3.1 NMOS器件
A.3.2 PMOS器件
A.4 速度饱和模型
A.5 亚阈值电流
A.6 体效应
A.7 MOS器件的电容模型
附录B CMOS电路的版图
B.1 版图层次与结构的对应关系
B.1.1 工艺集成与版图层次
B.1.2 器件与工艺层次的对应关系
B.1.3 闩锁效应
B.2 版图识别举例
附录C 集成电路互连线模型
C.1 寄生电容模型
C.2 寄生电阻模型
C.3 导线的RC模型
附录D 基本逻辑单元图形符号对照表
参考文献
前辅文
第1章 集成电路的发展历程
1.1 计算工具发展简史
1.2 从真空管到集成电路
1.2.1 真空管计算机
1.2.2 晶体管的发明
1.2.3 集成电路的发明
1.2.4 MOS场效应晶体管与双极型晶体管之争
1.3 数字集成电路的主要类型及其发展
1.3.1 中央处理器
1.3.2 图形处理单元
1.3.3 存储器
1.4 摩尔定律与集成电路产业
1.4.1 摩尔定律的提出
1.4.2 摩尔定律持续发展的阻力
1.4.3 集成电路产业
本章小结
第2章 CMOS反相器
2.1 CMOS反相器的静态特性
2.1.1 逻辑门的可再生性与标称电平
2.1.2 输入识别电平与噪声容限
2.1.3 CMOS反相器的工作原理与电压转移特性
2.1.4 CMOS反相器静态参数的设计
2.2 CMOS反相器的瞬态特性
2.2.1 瞬态参数定义
2.2.2 CMOS反相器瞬态参数的计算
2.2.3 CMOS反相器的负载电容
2.3 CMOS反相器的功耗
2.3.1 电容充放电功耗
2.3.2 功耗和速度的综合优化：能量-延时积
2.3.3 开关短路功耗
2.3.4 静态偏置功耗
2.3.5 亚阈值漏电功耗
2.4 CMOS反相器的综合优化
2.4.1 反相器版图风格
2.4.2 PMOS/NMOS宽度比值的综合优化
2.4.3 级联反相器链
2.5 驱动互连及延时优化
2.6 PVT波动及其对性能的影响
本章小结
第3章 CMOS组合逻辑门
3.1 数字逻辑门的基本种类与功能
3.2 CMOS静态互补逻辑门
3.2.1 CMOS与非门与互补特性
3.2.2 单级CMOS静态互补逻辑门的电路实现
3.2.3 单级CMOS静态互补逻辑门的静态特性
3.2.4 单级CMOS静态逻辑门的瞬态特性
3.3 复杂组合逻辑的实现与优化
3.3.1 复杂逻辑的门级级联实现
3.3.2 级联结构的优化技巧
3.3.3 CMOS组合逻辑门的版图实现
3.4 CMOS静态互补逻辑门性能随尺寸的缩放
3.4.1 尺寸缩小
3.4.2 电场恒定规则
3.4.3 电压恒定规则
3.5 传输管与传输门
3.5.1 传输管逻辑
3.5.2 传输管逻辑的缺陷
3.5.3 传输门
3.5.4 电平恢复管
本章小结
第4章 时序控制单元
4.1 时序控制单元的分类与时序参数
4.1.1 锁存器及其时序参数
4.1.2 触发器及其时序参数
4.2 锁存器的电路设计
4.2.1 静态与动态记忆机制
4.2.2 状态改写机制
4.2.3 锁存器及其变种
4.3 主从触发器
4.3.1 主从触发器工作原理
4.3.2 双相非交叠时钟与准静态触发器
4.3.3 复位与置位
4.3.4 C2MOS结构的锁存器与触发器
4.3.5 TSPC结构的时序控制单元
*4.4 其他结构的时序控制单元
4.4.1 交叉耦合结构锁存器
4.4.2 脉冲结构触发
4.4.3 组合逻辑与时序控制单元的结合
本章小结
第5章 其他逻辑类型
5.1 有比逻辑
5.1.1 伪NMOS门
5.1.2 DCVSL逻辑门
5.2 动态逻辑
5.2.1 基本原理
5.2.2 性能参数
5.2.3 动态逻辑的信号完整性问题
5.2.4 动态逻辑门的级联
*5.3 电流模逻辑
5.3.1 MCML电路工作原理
5.3.2 MCML电路基本结构
本章小结
第6章 时序与时钟
6.1 同步时序逻辑电路分析方法
6.1.1 时序逻辑电路的分类
6.1.2 基于触发器的同步电路与异步电路对比
6.1.3 时序参数和时序路径
6.1.4 建立时间约束与关键路径
6.1.5 保持时间约束
6.1.6 建立时间约束与保持时间约束的对比
6.1.7 静态时序分析
6.2 时钟与时钟分配网络
6.2.1 时钟的产生
6.2.2 时钟的不确定性及其对时序的影响
6.2.3 时钟分布与时钟树
*6.3 跨时钟域时序电路
6.3.1 跨时钟域定义
6.3.2 亚稳态
6.3.3 同步器
6.3.4 单比特信号的跨时钟域传输
6.3.5 多比特信号的跨时钟域传输
本章小结
第7章 运算单元
7.1 加法器
7.1.1 全加器
7.1.2 行波进位加法器
7.1.3 进位跳转与进位选择加法器
7.1.4 超前进位与树形加法器
7.1.5 多输入加法与进位保留加法器
7.2 乘法器
7.2.1 乘法器定义
7.2.2 无符号数阵列乘法器
7.2.3 补码阵列乘法器
7.2.4 乘法器的优化
7.2.5 乘加单元的优化
*7.3 其他整型运算单元
7.3.1 减法器与比较器
7.3.2 移位器
*7.4 浮点运算
7.4.1 浮点数格式标准
7.4.2 浮点数的乘除运算
7.4.3 浮点数的加减运算
7.4.4 浮点数的舍入
本章小结
第8章 半导体存储器
8.1 存储器概述
8.1.1 存储器的分类
8.1.2 存储器基本架构
8.2 只读存储器
8.2.1 存储器单元的电路实现
8.2.2 NOR型ROM电路与版图
8.2.3 NAND型ROM电路与版图
8.3 静态随机存取存储器（SRAM）
8.3.1 SRAM单元及工作原理
8.3.2 SRAM单元的读写操作
8.3.3 SRAM单元设计优化与版图实现
8.4 动态随机存取存储器（DRAM）
8.4.1 DRAM单元及工作原理
8.4.2 DRAM工艺与版图
8.4.3 敏感放大器
*8.5 非易失存储器
8.5.1 一次编程PROM
8.5.2 可擦除可编程只读存储器（EPROM）
8.5.3 电可擦除可编程只读存储器（EEPROM）
8.5.4 闪存（Flash）
8.5.5 3D闪存（3D Flash）
8.5.6 新型非易失存储器
*8.6 冗余单元与纠错编码
8.6.1 冗余单元
8.6.2 纠错编码
本章小结
第9章 芯片专用模块
9.1 供电网络
9.1.1 电迁移与可靠性
9.1.2 IR drop与电源网络
9.1.3 电感寄生与片上退耦
9.2 数据总线
9.2.1 数据驱动与中继器
9.2.2 串扰与数据相关延时
9.2.3 屏蔽与隔离
9.3 输入输出单元
9.3.1 I/O功能与分类
9.3.2 跨电压域电路设计
9.3.3 ESD保护
9.3.4 I/O与芯核的集成
*9.4 高速接口
9.4.1 高速串行接口应用与I/O标准
9.4.2 串行编码
9.4.3 低摆幅信号发射电路
9.4.4 低摆幅信号接收电路与时钟数据恢复
本章小结
第10章 硬件描述语言
10.1 硬件描述语言特点与Verilog HDL
10.1.1 硬件描述语言的设计流程与特点
10.1.2 Verilog HDL概述
10.1.3 Verilog HDL的结构化设计方法
10.1.4 Verilog HDL的模块与模块例化
10.2 Verilog HDL的描述风格
10.2.1 待测对象与测试平台
10.2.2 不同层次的描述风格
10.2.3 RTL级描述
10.3 Verilog HDL的基本语法
10.3.1 标识符
10.3.2 语句与注释
10.3.3 常量
10.3.4 数据对象
10.3.5 存储器变量
10.3.6 运算
10.4 RTL代码风格与可综合性
10.4.1 结构描述
10.4.2 连续赋值描述
10.4.3 always过程赋值
10.4.4 分支语句
10.4.5 循环语句
10.4.6 RTL级描述的其他注意事项
10.5 测试平台与代码编译管理
10.5.1 测试平台
10.5.2 激励产生
10.5.3 分析检查与文件输入输出
10.5.4 Verilog编译指令
10.6 仿真验证方法
10.6.1 综合前的仿真验证流程
10.6.2 综合后仿真和验证流程
本章小结
第11章 半定制设计流程
11.1 标准单元库
11.1.1 标准单元的种类
11.1.2 标准单元的性能表征
11.1.3 标准单元的版图
11.1.4 标准单元的IP打包
11.2 基于标准单元的逻辑综合
11.2.1 代码解析
11.2.2 单元映射
11.2.3 约束驱动的优化
11.3 基于标准单元的版图实现
11.3.1 版图规划
11.3.2 标准单元布局
11.3.3 单元间布线
*11.4 设计复用与芯粒
11.4.1 物理级的设计复用
11.4.2 寄存器传输级的设计复用
11.4.3 系统级的设计复用与芯粒技术
本章小结
第12章 可编程逻辑与集成电路设计经济学
12.1 FPGA的结构原理
12.1.1 可编程逻辑器件的演进
12.1.2 FPGA的编程/擦除原理与类型
12.1.3 FPGA结构要素
12.1.4 FPGA可编程逻辑单元
12.1.5 FPGA可编程互连架构
12.1.6 FPGA可编程I/O模块
12.1.7 FPGA开发工具
12.2 FPGA的应用与发展趋势
12.2.1 SoC FPGA
12.2.2 NoC技术
12.2.3 软件定义无线电
*12.3 集成电路经济学
12.3.1 固定成本与可变成本
12.3.2 ASIC与FPGA成本对比
12.3.3 芯片销售与营收模型
本章小结
*第13章 集成电路的未来展望
*13.1 深度摩尔（more Moore）
13.1.1 FinFET
13.1.2 环栅晶体管GAA
13.1.3 先进工艺的等效制程
*13.2 超越摩尔（more than Moore）
本章小结
附录A CMOS集成电路器件模型
A.1 MOS器件符号及开关模型
A.2 Sah模型
A.2.1 NMOS器件
A.2.2 PMOS器件
A.3 Shichman-Hodges模型
A.3.1 NMOS器件
A.3.2 PMOS器件
A.4 速度饱和模型
A.5 亚阈值电流
A.6 体效应
A.7 MOS器件的电容模型
附录B CMOS电路的版图
B.1 版图层次与结构的对应关系
B.1.1 工艺集成与版图层次
B.1.2 器件与工艺层次的对应关系
B.1.3 闩锁效应
B.2 版图识别举例
附录C 集成电路互连线模型
C.1 寄生电容模型
C.2 寄生电阻模型
C.3 导线的RC模型
附录D 基本逻辑单元图形符号对照表
参考文献
前辅文
第1章 集成电路的发展历程
1.1 计算工具发展简史
1.2 从真空管到集成电路
1.2.1 真空管计算机
1.2.2 晶体管的发明
1.2.3 集成电路的发明
1.2.4 MOS场效应晶体管与双极型晶体管之争
1.3 数字集成电路的主要类型及其发展
1.3.1 中央处理器
1.3.2 图形处理单元
1.3.3 存储器
1.4 摩尔定律与集成电路产业
1.4.1 摩尔定律的提出
1.4.2 摩尔定律持续发展的阻力
1.4.3 集成电路产业
本章小结
第2章 CMOS反相器
2.1 CMOS反相器的静态特性
2.1.1 逻辑门的可再生性与标称电平
2.1.2 输入识别电平与噪声容限
2.1.3 CMOS反相器的工作原理与电压转移特性
2.1.4 CMOS反相器静态参数的设计
2.2 CMOS反相器的瞬态特性
2.2.1 瞬态参数定义
2.2.2 CMOS反相器瞬态参数的计算
2.2.3 CMOS反相器的负载电容
2.3 CMOS反相器的功耗
2.3.1 电容充放电功耗
2.3.2 功耗和速度的综合优化：能量-延时积
2.3.3 开关短路功耗
2.3.4 静态偏置功耗
2.3.5 亚阈值漏电功耗
2.4 CMOS反相器的综合优化
2.4.1 反相器版图风格
2.4.2 PMOS/NMOS宽度比值的综合优化
2.4.3 级联反相器链
2.5 驱动互连及延时优化
2.6 PVT波动及其对性能的影响
本章小结
第3章 CMOS组合逻辑门
3.1 数字逻辑门的基本种类与功能
3.2 CMOS静态互补逻辑门
3.2.1 CMOS与非门与互补特性
3.2.2 单级CMOS静态互补逻辑门的电路实现
3.2.3 单级CMOS静态互补逻辑门的静态特性
3.2.4 单级CMOS静态逻辑门的瞬态特性
3.3 复杂组合逻辑的实现与优化
3.3.1 复杂逻辑的门级级联实现
3.3.2 级联结构的优化技巧
3.3.3 CMOS组合逻辑门的版图实现
3.4 CMOS静态互补逻辑门性能随尺寸的缩放
3.4.1 尺寸缩小
3.4.2 电场恒定规则
3.4.3 电压恒定规则
3.5 传输管与传输门
3.5.1 传输管逻辑
3.5.2 传输管逻辑的缺陷
3.5.3 传输门
3.5.4 电平恢复管
本章小结
第4章 时序控制单元
4.1 时序控制单元的分类与时序参数
4.1.1 锁存器及其时序参数
4.1.2 触发器及其时序参数
4.2 锁存器的电路设计
4.2.1 静态与动态记忆机制
4.2.2 状态改写机制
4.2.3 锁存器及其变种
4.3 主从触发器
4.3.1 主从触发器工作原理
4.3.2 双相非交叠时钟与准静态触发器
4.3.3 复位与置位
4.3.4 C2MOS结构的锁存器与触发器
4.3.5 TSPC结构的时序控制单元
*4.4 其他结构的时序控制单元
4.4.1 交叉耦合结构锁存器
4.4.2 脉冲结构触发
4.4.3 组合逻辑与时序控制单元的结合
本章小结
第5章 其他逻辑类型
5.1 有比逻辑
5.1.1 伪NMOS门
5.1.2 DCVSL逻辑门
5.2 动态逻辑
5.2.1 基本原理
5.2.2 性能参数
5.2.3 动态逻辑的信号完整性问题
5.2.4 动态逻辑门的级联
*5.3 电流模逻辑
5.3.1 MCML电路工作原理
5.3.2 MCML电路基本结构
本章小结
第6章 时序与时钟
6.1 同步时序逻辑电路分析方法
6.1.1 时序逻辑电路的分类
6.1.2 基于触发器的同步电路与异步电路对比
6.1.3 时序参数和时序路径
6.1.4 建立时间约束与关键路径
6.1.5 保持时间约束
6.1.6 建立时间约束与保持时间约束的对比
6.1.7 静态时序分析
6.2 时钟与时钟分配网络
6.2.1 时钟的产生
6.2.2 时钟的不确定性及其对时序的影响
6.2.3 时钟分布与时钟树
*6.3 跨时钟域时序电路
6.3.1 跨时钟域定义
6.3.2 亚稳态
6.3.3 同步器
6.3.4 单比特信号的跨时钟域传输
6.3.5 多比特信号的跨时钟域传输
本章小结
第7章 运算单元
7.1 加法器
7.1.1 全加器
7.1.2 行波进位加法器
7.1.3 进位跳转与进位选择加法器
7.1.4 超前进位与树形加法器
7.1.5 多输入加法与进位保留加法器
7.2 乘法器
7.2.1 乘法器定义
7.2.2 无符号数阵列乘法器
7.2.3 补码阵列乘法器
7.2.4 乘法器的优化
7.2.5 乘加单元的优化
*7.3 其他整型运算单元
7.3.1 减法器与比较器
7.3.2 移位器
*7.4 浮点运算
7.4.1 浮点数格式标准
7.4.2 浮点数的乘除运算
7.4.3 浮点数的加减运算
7.4.4 浮点数的舍入
本章小结
第8章 半导体存储器
8.1 存储器概述
8.1.1 存储器的分类
8.1.2 存储器基本架构
8.2 只读存储器
8.2.1 存储器单元的电路实现
8.2.2 NOR型ROM电路与版图
8.2.3 NAND型ROM电路与版图
8.3 静态随机存取存储器（SRAM）
8.3.1 SRAM单元及工作原理
8.3.2 SRAM单元的读写操作
8.3.3 SRAM单元设计优化与版图实现
8.4 动态随机存取存储器（DRAM）
8.4.1 DRAM单元及工作原理
8.4.2 DRAM工艺与版图
8.4.3 敏感放大器
*8.5 非易失存储器
8.5.1 一次编程PROM
8.5.2 可擦除可编程只读存储器（EPROM）
8.5.3 电可擦除可编程只读存储器（EEPROM）
8.5.4 闪存（Flash）
8.5.5 3D闪存（3D Flash）
8.5.6 新型非易失存储器
*8.6 冗余单元与纠错编码
8.6.1 冗余单元
8.6.2 纠错编码
本章小结
第9章 芯片专用模块
9.1 供电网络
9.1.1 电迁移与可靠性
9.1.2 IR drop与电源网络
9.1.3 电感寄生与片上退耦
9.2 数据总线
9.2.1 数据驱动与中继器
9.2.2 串扰与数据相关延时
9.2.3 屏蔽与隔离
9.3 输入输出单元
9.3.1 I/O功能与分类
9.3.2 跨电压域电路设计
9.3.3 ESD保护
9.3.4 I/O与芯核的集成
*9.4 高速接口
9.4.1 高速串行接口应用与I/O标准
9.4.2 串行编码
9.4.3 低摆幅信号发射电路
9.4.4 低摆幅信号接收电路与时钟数据恢复
本章小结
第10章 硬件描述语言
10.1 硬件描述语言特点与Verilog HDL
10.1.1 硬件描述语言的设计流程与特点
10.1.2 Verilog HDL概述
10.1.3 Verilog HDL的结构化设计方法
10.1.4 Verilog HDL的模块与模块例化
10.2 Verilog HDL的描述风格
10.2.1 待测对象与测试平台
10.2.2 不同层次的描述风格
10.2.3 RTL级描述
10.3 Verilog HDL的基本语法
10.3.1 标识符
10.3.2 语句与注释
10.3.3 常量
10.3.4 数据对象
10.3.5 存储器变量
10.3.6 运算
10.4 RTL代码风格与可综合性
10.4.1 结构描述
10.4.2 连续赋值描述
10.4.3 always过程赋值
10.4.4 分支语句
10.4.5 循环语句
10.4.6 RTL级描述的其他注意事项
10.5 测试平台与代码编译管理
10.5.1 测试平台
10.5.2 激励产生
10.5.3 分析检查与文件输入输出
10.5.4 Verilog编译指令
10.6 仿真验证方法
10.6.1 综合前的仿真验证流程
10.6.2 综合后仿真和验证流程
本章小结
第11章 半定制设计流程
11.1 标准单元库
11.1.1 标准单元的种类
11.1.2 标准单元的性能表征
11.1.3 标准单元的版图
11.1.4 标准单元的IP打包
11.2 基于标准单元的逻辑综合
11.2.1 代码解析
11.2.2 单元映射
11.2.3 约束驱动的优化
11.3 基于标准单元的版图实现
11.3.1 版图规划
11.3.2 标准单元布局
11.3.3 单元间布线
*11.4 设计复用与芯粒
11.4.1 物理级的设计复用
11.4.2 寄存器传输级的设计复用
11.4.3 系统级的设计复用与芯粒技术
本章小结
第12章 可编程逻辑与集成电路设计经济学
12.1 FPGA的结构原理
12.1.1 可编程逻辑器件的演进
12.1.2 FPGA的编程/擦除原理与类型
12.1.3 FPGA结构要素
12.1.4 FPGA可编程逻辑单元
12.1.5 FPGA可编程互连架构
12.1.6 FPGA可编程I/O模块
12.1.7 FPGA开发工具
12.2 FPGA的应用与发展趋势
12.2.1 SoC FPGA
12.2.2 NoC技术
12.2.3 软件定义无线电
*12.3 集成电路经济学
12.3.1 固定成本与可变成本
12.3.2 ASIC与FPGA成本对比
12.3.3 芯片销售与营收模型
本章小结
*第13章 集成电路的未来展望
*13.1 深度摩尔（more Moore）
13.1.1 FinFET
13.1.2 环栅晶体管GAA
13.1.3 先进工艺的等效制程
*13.2 超越摩尔（more than Moore）
本章小结
附录A CMOS集成电路器件模型
A.1 MOS器件符号及开关模型
A.2 Sah模型
A.2.1 NMOS器件
A.2.2 PMOS器件
A.3 Shichman-Hodges模型
A.3.1 NMOS器件
A.3.2 PMOS器件
A.4 速度饱和模型
A.5 亚阈值电流
A.6 体效应
A.7 MOS器件的电容模型
附录B CMOS电路的版图
B.1 版图层次与结构的对应关系
B.1.1 工艺集成与版图层次
B.1.2 器件与工艺层次的对应关系
B.1.3 闩锁效应
B.2 版图识别举例
附录C 集成电路互连线模型
C.1 寄生电容模型
C.2 寄生电阻模型
C.3 导线的RC模型
附录D 基本逻辑单元图形符号对照表
参考文献
