目 录__eol__第1章 FPGA产品及厂商介绍 1__eol__1.1 FPGA产品介绍 1__eol__1.2 FPGA市场及应用 2__eol__1.3 FPGA主要厂商介绍 4__eol__第2章 紫光同创FPGA产品介绍 7__eol__2.1 紫光同创FPGA产品系列 7__eol__2.2 紫光同创FPGA应用开发流程（Quick Start） 10__eol__2.2.1 新建工程 10__eol__2.2.2 添加设计文件 15__eol__2.2.3 编译 15__eol__2.2.4 工程约束 16__eol__2.2.5 综合 17__eol__2.2.6 设备映射 17__eol__2.2.7 布局布线 17__eol__2.2.8 生成位流文件 17__eol__2.2.9 下载位流文件并将其固化到外部Flash 18__eol__第3章 Logos2系列FPGA的单板硬件设计方法 21__eol__3.1 电源设计说明 21__eol__3.1.1 器件推荐工作电压 21__eol__3.1.2 上、下电顺序要求 21__eol__3.1.3 电容参数要求 22__eol__3.1.4 电源设计的其他要求 23__eol__3.2 时钟设计说明 23__eol__3.2.1 时钟引脚说明 23__eol__3.2.2 时钟设计的其他要求 24__eol__3.3 配置设计说明 24__eol__3.4 HSSTLP设计说明 24__eol__3.4.1 HSSTLP的引脚说明 24__eol__3.4.2 HSSTLP的硬核推荐工作电压 25__eol__3.4.3 HSSTLP电源滤波电容要求 25__eol__3.4.4 HSSTLP设计的其他要求 26__eol__3.5 LVDS设计说明 26__eol__3.6 DDR3设计说明 26__eol__3.6.1 原理图设计说明 26__eol__3.6.2 PCB设计说明 27__eol__3.7 其他特别引脚说明 28__eol__3.8 MES2L676-100HP开发板说明 28__eol__3.8.1 MES2L676-100HP开发板简介 28__eol__3.8.2 MES2L676-100HP开发板的硬件设计说明 29__eol__第4章 Logos2系列FPGA的可编程逻辑阵列 33__eol__4.1 Logos2系列FPGA的可配置逻辑模块 33__eol__4.1.1 CLM结构及硬件特性介绍 33__eol__4.1.2 CLM的工作模式及调用方法 35__eol__4.1.3 CLM的常见问题解答 36__eol__4.2 Logos2系列FPGA的专用RAM模块（DRM） 37__eol__4.2.1 DRM结构及硬件特性介绍 37__eol__4.2.2 DRM的工作模式及调用方法 38__eol__4.2.3 DRM常见问题解答 41__eol__4.3 Logos2系列FPGA的算术处理单元（APM） 42__eol__4.3.1 APM结构及硬件特性介绍 42__eol__4.3.2 APM的工作模式介绍 44__eol__4.3.3 APM常见问题解答 48__eol__4.4 Logos2系列FPGA的时钟资源 48__eol__4.4.1 时钟资源介绍 48__eol__4.4.2 时钟资源调用方法 53__eol__4.4.3 时钟资源使用实战与常见问题 55__eol__4.5 Logos2系列FPGA的输入输出 56__eol__4.5.1 输入输出（IOB）的结构及硬件特性 56__eol__4.5.2 基于IOB的ISREDES和OSREDES 60__eol__4.5.3 IOB的常见问题 61__eol__4.6 Logos2系列FPGA的模数转换模块 61__eol__4.6.1 模数转换模块的结构及硬件特性介绍 62__eol__4.6.2 模数转换模块的调用方法与实战 63__eol__4.6.3 模数转换模块的常见问题 65__eol__4.7 Logos2系列FPGA的可编程逻辑阵列实验 65__eol__4.7.1 实现基于CLM的分布式RAM 65__eol__4.7.2 实现基于DRAM的单端口RAM 66__eol__4.7.3 基于APM的DSP_mult模块实现乘法运算 66__eol__4.7.4 基于APM的DSP_mult_as_cas模块实现乘累加运算 67__eol__4.7.5 基于PLL动态调整HDMI_PLL 68__eol__4.7.6 基于ADC硬核读取内部电压及温度 68__eol__第5章 Logos2系列FPGA的配置模块 69__eol__5.1 配置模式详解 69__eol__5.1.1 概述 69__eol__5.1.2 配置模式描述 70__eol__5.2 PCIe快速加载 81__eol__5.2.1 概述 81__eol__5.2.2 功能描述 81__eol__5.2.3 第一区域位流加载时间说明 81__eol__5.3 远程升级 82__eol__5.3.1 概述 82__eol__5.3.2 远程升级方案 82__eol__5.4 设计保护 85__eol__5.4.1 位流加密 85__eol__5.4.2 回读保护 86__eol__5.4.3 位流认证 86__eol__5.4.4 DPA保护 87__eol__5.4.5 用户标识符 88__eol__5.4.6 JTAG接口安全管理 88__eol__5.4.7 eFUSE 88__eol__5.5 MES2L676-100HP开发板配置案例 89__eol__5.5.1 基于MES2L676-100HP开发板的远程升级案例 89__eol__5.6.2 基于MES2L676-100HP开发板的设计保护案例 95__eol__第6章 PDS软件应用说明 101__eol__6.1 PDS软件使用说明 101__eol__6.1.1 PDS软件的工程开发流程 101__eol__6.1.2 PDS软件的插件工具 102__eol__6.2 软件约束 103__eol__6.2.1 时序约束 103__eol__6.2.2 IO引脚约束 104__eol__6.2.3 物理约束 104__eol__6.2.4 属性设置 104__eol__6.3 工程设置 105__eol__6.3.1 编译设置 106__eol__6.3.2 综合设置 106__eol__6.3.3 设备映射设置 107__eol__6.3.4 布局布线设置 109__eol__6.3.5 时序报告设置 114__eol__6.4 工程报告分析 115__eol__6.4.1 综合报告分析 115__eol__6.4.2 设备映射报告分析 116__eol__6.4.3 布局布线报告分析 117__eol__6.5 工程策略实践 118__eol__6.5.1 综合优化处理策略 118__eol__6.5.2 时钟规划问题的处理策略 120__eol__6.5.3 布局问题的处理策略 121__eol__6.5.4 布线问题的处理策略 123__eol__6.5.5 设计建议 125__eol__6.6 PDS软件的位流生成和配置说明 129__eol__6.6.1 PDS软件的位流生成 129__eol__6.6.2 PDS软件配置说明 130__eol__6.7 PDS软件的在线调试工具 132__eol__6.7.1 Inserter和Debugger工具说明 132__eol__6.7.2 在线调试指南 133__eol__6.8 PDS的时序约束实例 134__eol__6.8.1 时序约束的种类 134__eol__6.8.2 时序例外约束 135__eol__第7章 Logos2系列FPGA的接口应用方法 139__eol__7.1 LVDS应用方法 139__eol__7.1.1 LVDS IP应用 139__eol__7.1.2 LVDS应用案例 140__eol__7.2 DDR3应用方法 144__eol__7.2.1 DDR3 IP应用 144__eol__7.2.2 DDR3应用案例 146__eol__7.3 HSST应用方法 151__eol__7.3.1 HSST IP应用 151__eol__7.3.2 HSST IP的应用案例 157__eol__7.4 以太网应用方法 164__eol__7.4.1 SGMII over LVDS IP的应用 164__eol__7.4.2 SGMII 1GbE IP的应用 166__eol__7.4.3 QSGMII IP的应用 167__eol__7.4.4 XAUI IP的应用 168__eol__7.4.5 TSMAC IP的应用 169__eol__7.4.6 TSMAC IP的应用案例 170__eol__7.5 PCIe应用方法 173__eol__7.5.1 PCIe IP应用 173__eol__7.5.2 PCIe IP的应